JPS5894193A

JPS5894193A - リ−ド・オンリ−・メモリ

Info

Publication number: JPS5894193A
Application number: JP56191235A
Authority: JP
Inventors: Koichi Fujii; 浩一藤井; Shigemi Sasada; 笹田　茂己; Muneo Nishiomote; 西面　宗男
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1981-11-27
Filing date: 1981-11-27
Publication date: 1983-06-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、漢字ジェネレータや音符ジェネレータの如き
、文字、記号や図形などのパターンの発生装置に用いら
れるパターン発生用リード・オンリー・メモリに関する
。

パターン発生用リード・オンリー・メモリ（以下リード
・オンリー・メモリ１ｋＲＯＭと称す）としては、従来
、第１図に示す如く、トランジスタＴ１１．”〜ＴＬｎ
　のセルをパターンの画素に対応させ、各パターンにそ
れぞれ記憶領域を割り当てたものが知られてｒる。この
ＲＯＭでは、各トランジ７りＴ　１１．、〜ＴＬｎ　　
のゲートにワード線Ａ　ｌ、Ｌｚ　。

・・・Ａｎが接続セれ、これらワード線ＡＩ、、Ａ２．
・・・Ａｎはアトレアデコーダｌにより選択されるよう
になっている。各トランジスタ”１１．＝〜ＴＬｎ　　
のソースにはビット線ＣＩ　、　Ｃ２、・・・ＣＬが接
続され、これらピッ［線の　、′・一端が出力用に供さ
れると共に、他端が抵抗２ｔ−介して接地されている。

各トランジスタＴ１１’〜ＴＬｎの情報の記憶状態は、
ドレインが正電圧電源に接続されていればｒｌＪ、接続
されていなければｒＯＪである。

このようなＲＯＭからパターンを発生させるには、アト
レアデコーダｌにアドレス信号を入力して所定のワード
線、例えばＡｏに電圧を印加する。

このとき、ワード線Ａ１に接続されているトランジ７り
Ｔｌｌ、Ｔ２１．・・・ＴＬｌ　のソー７、ドレイン間
が導通状順になるので、ドレインが正電圧電源に接続さ
れてい名トランジヌタではドレインかラソース及び抵抗
２を経由してアーヌヘ電流が流れ、そのトランジスタが
接続されているビット線に正電位の「１」が出力される
。また、ドレインが正電圧電源に接続されていないトラ
ンジスタでは抵抗２を電流が流れないので、そのトラン
ジスタが接続されているビット線にはアース電位のｒＯ
Ｊが出力される。このようにして、ワード線Ａ□の選択
によりビット線Ｃ１，Ｃ２，・・・ＣＬからの出力を得
た後、アドレスデコーダ１に次のアドレス信号を入力し
、例えばワード線Ａ２を選択して、同様にビット線ＣＩ
　、　Ｃｚ　、・・・ＣＬがら出カ次得る。この操作を
繰り返すことにより、出方「１」又はｒＯＪＫ　対応す
るドツトを画素とするドツトパターンが得られる。

しかしながら、この従来のパターン発生用ＲＯＭにおい
ては、パターンの数だけの記憶領域を必要とし、したが
って、パターンの数が多くなれば、それに比例して記憶
容量も増加してパターン発生装置のコストを引き上げる
だけでなく、１個のアドレスデコーダでワード線の選択
を行なっているために、アクセス時間が長くなる問題が
ある。

本発明は、上記問題に鑑み、小さい記憶容量で済み、し
かもアクセス時間も短かいパターン発生用ＲＯＭを提供
することを目的とするものである。

以下、一実施例により本発明の詳細な説明する。

第２図は本発明の一実施例を示す回路図である。

Ａｌｌ　　ＡＬＮ−ＴＢｌしＭＯＳ）ランノ７りＴ　　、〜Ｔ〜ＴＢＬＭのセルが行列状に配列され、各列に配列２さ
れたＭＯＳ）ランジヌタのゲートにはワード線Ａ１．　
Ａ２．・・・ＡＮ、Ｂ工、Ｂ２．・・・ＢＭが共通に接
続されている。本実施例では八〇〜ＡＮのＮ本のワード
線がアドレスデコーダ（へ）８により選択され、Ｂｔ〜
ＢＭのＭ木のワード線がアドレスデコーダ（Ｂ）４によ
り選択されるよう、に区分されて、ワード線が２個のア
ドレスデコーダ（へ）８又は向４に接続されている。各
ＭＯ５）ランジヌタＴ　　、〜ＴＡｌｌ　　　ＡＬＮ− ＴＢ□０．〜ＴＢＬＭのソースには、第１図と同様にビ
・ツ）線Ｃ１，Ｃ２，・・・ＣＬが接続され、これらビ
ット線の一端が出力用に供されると共に、他端が抵抗２
を介して接地されている。また、第１図と同様にして、
各ＭＱＳ）ランジスタＴ　　、〜ＴＡｌｌ　　　ＡＬＮ
％ＴＢｌｌ、〜”ＢＬＭのドレインに正電圧電源が接続さ
されておれば「１」、正電圧電源が接続されていなけれ
ば「０」として情報が記憶されている。

本実施例のＲＯＭによりパターンを発生させるには、ア
ドレスデコーダ（へ）３へのアドレス信号の入力と、ア
ドレスデコーダの）４へのアドレスＢ信号の入力とを同
時に行ない、ワード線Ａ０〜ＡＮのいずれかの選択と、
ワード線Ｂ□〜ＢＭのいずれかの選択とを同時に行なう
。いま、アドレスデコーダ四３でワード線Ａ１ｆ選択し
、アドレスデコーダの】４でソード線Ｂ１２選択したと
する。このとき、ワード線Ａ１又はＢｏにゲートが接続
されているＭＯＳ）ランジヌタ”Ａｌｌ’〜ＴＡＬ１、
又はＴＢｌｌ、〜ＴＢＬｌでは、そのドレインにＪＥｔ
正電圧電源続されておれば、ドレイン、ソース、抵抗２
からアースへと電流が流れて、そのＭＯＳ）ランジスタ
のソースに接続されているビット線に「１」が発生し、
逆にドレインに正電圧電源が接続されていないＭＯＳ）
フンジヌタでは上記の電流が流れず、そのＭＯＳ）フン
ジスタのソースに接続されたビット線には「０」が発生
する。したがって、例えばビット線ＣＩでは、ビット線
Ｃ１とワード線入〇とに接続されるＭＯＳ）ランジスタ
ＴＡ１□と、ビット線Ｃ□とソー、ド線Ｂ１とに接続さ
れるＭＯＳ）ランジヌタＴ１３１□と、の一方又は双方
に「１」が記憶されておれば、ビット線Ｃ１に「ｌ」が
発生し、またＭＯＳ）ランノ７りＴＡｌｌとＴＢ　１１
の双方がｒＯＪであればビット線Ｃ０に「０」が発生す
る。すなわち、〈ット線には選択されたワード線に接続
されているＭＯＳ）ランジスタのオア出力が発生するこ
とになる。

いま、第２図のＭＯＳ）フンジスタＴＡｌｌ’〜ＴＡ１
６□６からなる１　６Ｘ１６ビツトの記憶領域に第８図
（１）に示されるパターンが記憶され、ＭＯＳトフンジ
ヌタＴＢ１１．〜ＴＢ１６１６からなる１６Ｘ１６ビツ
トの記憶領域に第８図（２）に示されるパターンが記憶
されているものとする。ここ、で黒丸は「１」白丸は「
０」を表わすものとする。第８図のアドレスデコーダ四
８でワード線Ａ１を選択し、アドレスデコーダの）４で
ワード線Ｂ□を選択すると、ワード線Ａ１に接続されｆ
ｉＭＯ８）フンジヌタＴ　　　　　ＮＴＡ１１．ＡＬＩの記憶内容「０００・・・・・・００」
と、ワード線Ｂ１に接続されたＭＯＳ）ランジスタＴＢ
１□、〜ＴＢＬ１の記憶内容「０００・・・００」のオ
ア出力として、ビット線ＣＩ　、・・・Ｃ１６には第３
図（８）の００列で示される如く「０００・・・・・・
００」の出力が得られる。

次にワード線Ａ２とＢ２とを選択すると、それぞれに接
続されるＭＯＳ）ランジヌタＴＡ１２．・・・ＴＡ１６
□及びＴＢｌ。、・・・ＴＢ１６２の記憶内容のオア出
力として、ビット線Ｃ０，・・・Ｃ１６には第３図（３
）のＢ２列で示される如く「００００００１１１１００
００００Ｊの出力が得られる。以下同様にしてアドレス
デコーダ＾３によるワード線の選択と、アドレスデコー
ダ（Ｂ）４によるワード線の選択とを同時に順次進める
ことにより、順次第３図（８）に示パターンを得る。

このようにして得られる第８図（８）のパターンは、同
図（１）のパターンと同図（２）のパターンとが重畳さ
レタパターンになっている。すなわち、本実施例は、ア
ドレスデコーダへ）３で選択される記憶領域に記憶され
たパターンと、アドレスデコーダ（Ｂ）４で選択される
記憶領域に記憶されたパターンとを合成することができ
るＲＯＭであることを示している。

第４図には本実施例で合成されるパターンを示す。例え
ば、第２図において、アドレスデコーダ（５）８により
選択される記憶領域にはａ、、ａ２及び３３′の８個の
パターンが記憶されており、アドレスデコーダ（Ｂ）４
により選択される記憶領域にはｂｔ。

ｂ　及びＢ３の３個のパターンが記憶されているものと
すれば、本実施例ではパターンａｌ、ａ□又はａ　と、
パターンｂｂ　　又はＢ３の組み合゛せ８　　　　　　
　　　　　１１　２で得られる９種類の合成パターンｄｌ□、ｄ１２’・・
・ｄＢＢが得られる。すなわち、６個の記憶領域を有す
るＲＯＭから９個のパターンを発生させることができる
ことを意味している。仮に、これら９個のパターンｄ　
　、ｄ　　、・・・ｄＢＢを従来のハ１ｉｔ−ン１１　
　１２発生用ＲＯＭに記憶させるとした場合には、９個の記憶
領域を必要とするので、本実施例は少ない記憶領域、す
なわち小さい記憶容量で必要なパターンを発生すること
ができるＲＯＭとなっている。

そして、パターン数が多くなればなるほど、この効果が
顕著になることが明らかである。

また、アクセヌ時間は、本実施例では、アドレスデコー
ダ四３では３個の記憶領域から１個の記憶領域をアクセ
スするのに要する時間であり、アドレスデコーダ（Ｂ）
４についても同じ時間を要するが、アドレスデコーダ（
５）３とアドレスデコーダノ）４とは同時にアクセスさ
れるので、結局、３記憶領域から１記憶領域をアクセス
するに要する時間である。これに対して、従来のパター
ン発生用ＲＯＭにおいては９記憶領域から１記憶領域を
アクセスする時間を要し、本実施例より長時間を要する
。

なお、上記実施例において、アドレスデコーダ四８又は
Φ）４の一方のみを作動させるような用い方をすれば、
従来のパターン発生用ＲＯＭと全く同じ機能を果す。ま
た、上記実施例のワード線を行線とし、ビット線を列線
とするように配列を替えても全く同じであることはいう
までもない。

また、上記実施例の第２図においては、ビット線Ｃ０，
〜ＣＬにそれぞれ抵抗２を接続しているが、この抵抗２
に代えてＭＯＳ）ランジスタをそのソースをビット線に
、ドレインを接地するように接続し、メモリの使用時に
はそのＭＯＳ）フンジ７りをオン状態として、ソース・
ドレイン間の抵抗によりビット線Ｃよ、〜ＣＬに出力が
発生するようにし、メモリの不使用時にはそのＭＯＳ）
ランジスタをオフ状態にするようにしてもよい。さらに
、第２図ではメモリセルＴＡ１１．〜ＴＡＬＮ、ＴＢ１
１．〜ＴＢＬＭをＰ型ＭＯＳトランジヌタで構成してい
るが、これらをＮ型ＭＯ８）ランジヌタで構成すると共
に、トランジスタのドレインを接地し、抵抗２を電源に
接続するように構成してもよい。ただしこの場合、アド
レス信号の極性は第２図に示したものとは逆になる。

さらにまた、メモリセルのトランジスタをパイポーラト
ランジヌタに代えても同様に作用する。

本発明においては、３個゛以上のアドレスデコーダを設
けることができる。そして、そのうちの２個のアトレア
デコーダを同時に作動させればそれらのアドレスデコー
ダにより選択される２個の記憶領域に記憶されてｒるパ
ターンの合成パターンが得られ、また３個以上のアトレ
アデコーダを同時に作動させればそれらのアドレスデコ
ーダにより選択される３個以上の記憶領域に記憶されて
いる８個以上のパターンの合成パターンが得られ、記憶
容量を一層低減すると共に、アクセス時間も一層短縮す
ることができる。

以上詳述した如く、本発明は１個のＲＯＭに２個以上の
アドレスデコーダを設け、少なくとも２個のアトレアデ
コーダを同時に作動させると共に、それらのアドレスデ
コーダにより選択される記憶領域に共通のピット線を設
けて、同時に選択され報のオア情報を取り出すように構
成したもので、従来のパターン発生用ＲＯＭに比べて、
同じ機能を果すのに小さい記憶容量で済み、したがって
パターン発生装置のコストを低下させると共に装置を小
型化することができる。さらに本発明によれば、同じパ
ターン数を発生させる従来のパターン発生用ＲＯＭより
アク、、＋！７一時間の短かいＲＯＭを達成することが
できる。

さらにまた、本発明では１個のＲＯＭで済むと共に、選
択された記憶領域から共通のビット線によりオア出力を
得ているので、パターン合成のための特別な回路を必要
とせず、したがってパターン作成が容易なパターン発生
装置を得ることができる。

【図面の簡単な説明】

第１図は従来のパターン発生用ＲＯＭＩ示す回路図、第
２図は本発明の一実施例を示す回路図、第８図はパター
ンの一例を示す図で、同図（１）及び（２）はＲＯＭに
記憶されているパターン、同図（３）は出力として得ら
れる合成パターンである。第４図は第２図に示した笑施
例におけるパターン合成の様子を示す図である。１．３．４・・・アトレアデコーダ、　　２・・・抵抗
、Ｔ１１＝　　〜ＴＬｎ−ＴＡｌｌ・　〜ＴＡＬＮ　−
ＴＢ　１１−〜ＴＢＬＭ・・・・トランジスタ、　　Ａ
　ｔ　、〜Ａ　ｎ、　Ａ　ｌ、〜ＡＮ、Ｂ１〜ＢＭ・・
・ワード線、Ｃ１，〜ＣＬ　”’ピット線。特許出願人　株式会社　リコー代　理　人　弁理士青白　葆　外２名５０

Claims

【特許請求の範囲】

（１）複数個のトランジスタを行列状に配列し、各列（
又は行）に配列されたトランジスタをワード線で共通に
接続し、各行（又は列）に配列されたトランジスタをビ
ット線で共通に接続してなるリード・オンリー・メモリ
において、前記ワード線を少なくとも２個のグループに
区分し、これらのグループ毎に異なるアトレアデコーダ
を設けて異なるグループの前記ワード線を同時に選択す
ることにより、前記ビット線から異なるグループに属す
るトランジスタのオア出力を得るようにしたことを特徴
とするリード・オンリー・メモリ。