SU1387046A1

SU1387046A1 - Запоминающее устройство с обходом дефектных элементов пам ти

Info

Publication number: SU1387046A1
Application number: SU864135827A
Authority: SU
Inventors: Олег Александрович Алексеев
Original assignee: Предприятие П/Я А-1439
Priority date: 1986-10-09
Filing date: 1986-10-09
Publication date: 1988-04-07

Abstract

Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам (ЗУ). Цель изобретени - повышение надежности устройства. Изобретение позвол ет использовать ЗУ с дефектными элементами пам ти, которые могут быть распределены во всех разр дах слов чеек пам ти блока пам ти, при этом схема соединений не зависит от локализации дефектов. Устройство содержит блок пам ти с избыточным количеством разр дов, три блока пам ти, в которых хран тс коды адресов чеек пам ти и элементов пам ти с дефектами , группы элементов И, элементов ИЛИ и преобразователи двоичного кода в код Джонсона, управл ющие коммутацией разр дов блока пам ти с избыточным количеством разр дов и регистра числа. Устройство также содержит регистр адреса и дешифратор адреса. 1 ил. 1 табл.

Description

СО 00

Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам.

Цель изобретени - повышение надежности устройства.

На чертеже изображена структурна схема запоминающего устройства с обходом дефектных элементов пам ти.

Устройство содержит регистр 1 адреса, дещифратор 2 адреса, первый блок 3 пам ти , имеющий (n-j-к)-разр дный накопитель (где п - число разр дов хранимых слов; к - максимально допустимое число дефектных элементов пам ти в каждой чейке пам ти), второй блок 4 пам ти, выполненный , например, в виде блока посто нной пам ти и предназначенный дл хранени адресов чеек пам ти, имеющих дефектные элементы пам ти (разр ды), второй блок

пам ти, выполненный, например, в виде первого 5 и второго 6 блоков посто нной пам ти, причем в блоке 5 хран тс номера разр дов с первым дефектом, в блоке 6 - с вторым дефектом (дл случа , когда ). Устройство также содержит п-разр дный регистр 7 числа, первую группу 8 элементов И 81-824 (дл случа , когда ), первую группу 9 элементов ИЛИ 9i-Эв, группу 10 элементов И lOi -1024, вторую группу 11 элементов ИЛИ lli - lie, первый 12 и второй 13 преобразователи двоичного кода в код Джонсона.

Устройство имеет адресные входы 14.

вход 15 записи-чтени , вход 16 обращени ,

информационные входы 17 и выходы 18.

Преобразователи 12 и 13 реализуют преобразование двоичного кода в код Джонсона согласно таблице.

Устройство работает следующим образом.

Запись числа из регистра 7 в блок 3. На входы регистра 1 адреса и блока 4 подаетс код адреса, по которому следует записать в блок 3 число из регистра 7. При этом в коде адреса в блоках 5 и 6 записаны коды, определ ющие, йакие из разр дов (элементы пам ти) блока 3 вл ютс дефектными , т.е. в какие разр ды блока 3 информаци из регистра 7 не должна записыватьс . Коды исключаемых из коммутации разр дов с выходов блоков 5 и 6 поступают на входы преобразователей 12 и 13, с выходов

0

5

которых сигналы поступают на входы элементов И второй группы 10. Так, если в выбранной чейке пам ти дефектными вл ютс 9-й и 10-й разр ды, либо эта чейка не имеет дефектных разр дов, на пр мых выходах преобразователей 12 и 13 устанавливаютс коды 00000000, 00000000. При этом разрещаетс прохождение кода числа с выходов регистра 7 числа через элементы И 10|, 104, 107, lOio, 10|з, 10i6, 10|9, 1022 соответственно в 1-8-е разр ды блока 3. Если в выбранной чейке один дефектный 1-й разр д, то на пр мых выходах

преобразователей 12 и 13 коды 11111111, 00000000 разрешают прохождение кода числа через элементы И 102- lOs, lOg, lOn, Юм, 10i7, 1020, Юзз во 2-9-е разр ды блока 3.

Если в выбранной чейке дефектными вл ютс 1-й и 2-й разр ды, то на пр мых выходах преобразователей 12 и 13 коды 11111111, 11111111 разрешают прохождение кода через элементы И Юз, Юе, Юэ, 19i2, 10i5, 10i8, 1021, 1024 в Ю-е разр ды блока 3.

Таким образом, информаци из регистра 7 числа записываетс только в исправные элементы пам ти чейки пам ти блока 3 при любой локализации по разр дам.

Считывание числа из блока 3 в регистр числа 7. Считываемое слово ранее записываетс по соответствуюш.ему адресу в 8 годных (из общего числа 100) разр дах блока 3. При подаче на входы регистра 1 и блока 4 кода адреса на выходах преобразователей 12 и 13 по вл ютс коды, поступающие на соответствующие входы элементов И первой группы 8, реализующие прохождение кода слова из годных разр дов чейки пам ти в разр ды регистра 7.

Например, если в выбранной чейке дефектными вл ютс 9-й и 10-й разр ды, либо эта чейка не имеет дефектных разр дов, на пр мых выходах преобразователей 12 и 13 устанавливаютс коды 00000000, 00000000. В этом случае разрешаетс прохождение кода числа с выходов 1-8-х разр дов блока 3 через элементы И 8i, 84, 87, 810, 8|з, 8i6, 811, 822 соответственно в 1-8-е разр ды регистра 7 числа.

Если в выбранной чейке один дефектный 1-й разр д, то на пр мых выходах преобразователей 12 и 13 коды 11111111, 00000000 разрещают прохождение числа с выходов 2-9-х разр дов блока 3 через элементы И 82, 85, 88, 8||, 8|4, 8i7, 820, 823 соответственно в 1-8-е разр ды регистра 7 числа .

Если в выбранной чейке 1-й и 2-й разр ды дефектные, то на пр мых выходах преобразователей 12 и 13 коды 11111111, 11111111 разрещают прохождение и запись кода числа из 3-10-х разр дов блока 3 через элементы И 8з, 8б, 89, 8i2, 8i5, 8i8, 821, 824 соответственно в 1-8-е разр ды регистра 7 числа.

Claims

Формула изобретени

Запоминающее устройство с обходом дефектных элементов пам ти, содержащее первый, второй и третий блоки пам ти, регистр адреса, дешифратор адреса, регистр числа, первую группу элементов И и первую группу элементов ИЛИ, причем входы регист.- ра адреса и адресные входы второго блока

пам ти соединены поразр дно и вл ютс адресными входами устройства, адресные входы третьего блока пам ти соединены с выходами второго блока пам ти, выходы

регистра адреса подключены к входам дешифратора адреса, выходы которого соединены с адресными входами первого блока пам ти, вход чтени -записи и вход выборки первого блока пам ти вл ютс соответ ственно входом чтени -записи и входом обра0 JI л

щени устройства, выходы элементов И первой группы подключены к входам соответствующих элементов ИЛИ первой группы, выходы которых соединены с входами соответствующих разр дов регистра числа, входы

5 и выходы разр дов регистра числа вл ютс соответственно информационными входами и выходами устройства, отличающеес тем, что с целью повыщени надежности устройства, в него введены втора группа элементов И, втора группа элементов ИЛИ и К пре0 образователей двоичного кода в код Джонсона (где К - максимальное число дефектных элементов пам ти в чейке пам ти), причем первые входы j +(к+1) (i-1) -х элементов И первой группы соединены со5 ответственно с выходами (i+j-1)-го разр да первого блока пам ти (где 1(к+1), , п - количество разр дов регистра числа), вторые входы 1-f-(к-f-l) (i-1)-х элементов И первой группы (где ) соединены соответственно с i-ми инверсны0 ми выходами соответствующих преобразователей двоичного кода в код Джонсона, пр мые выходы 1-х преобразователей двоичного кода в код Джонсона соединены соответственно с третьими входами Е-+-1 + -|-(к-|-1)(1-1) -X элементов И первой груп5 пы, выход i-ro разр да регистра числа соединен с первыми входами + (к+1)(1-1)-х элементов И второй группы, вторые входы t4-(K+l)(i-1)-х элементов И второй группы соединены соответственно с i-ми инд версными выходами соответствующих 1-х преобразователей двоичного кода в код Джонсона , пр мые i-e выходы 1-х преобразователей двоичного кода в код Джонсона соединены соответственно с третьими входами Р-|-1 +(K-fl) (i-1)-х элементов И

5 второй группы, входы разр дов первого блока пам ти, кроме первого и последнего , соединены с выходами соответствующих элементов ИЛИ второй группы, вход первого и вход (п-4-к)-го разр дов первого блока пам ти соединены соответственно с

0 выходом первого и выходом п(к+1)-х элементов И второй группы, входы элементов ИЛИ второй группы подключены к выходам соответствующих элементов И второй группы.