SU477463A1 - Ассоциативное запоминающее устройство - Google Patents

Ассоциативное запоминающее устройство

Info

Publication number
SU477463A1
SU477463A1 SU1847317A SU1847317A SU477463A1 SU 477463 A1 SU477463 A1 SU 477463A1 SU 1847317 A SU1847317 A SU 1847317A SU 1847317 A SU1847317 A SU 1847317A SU 477463 A1 SU477463 A1 SU 477463A1
Authority
SU
USSR - Soviet Union
Prior art keywords
page
output
register
accumulator
cell
Prior art date
Application number
SU1847317A
Other languages
English (en)
Inventor
Александр Васильевич Городний
Виктор Ивнович Корнейчук
Александр Иванович Небукин
Original Assignee
Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции filed Critical Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority to SU1847317A priority Critical patent/SU477463A1/ru
Application granted granted Critical
Publication of SU477463A1 publication Critical patent/SU477463A1/ru

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Description

пы, с другими входами которых через первую группу схем «И 8 св зан выход накопител  5, а выходы схем «ИЛИ 7 соединены со входом блока декодировани  9. Выход иакоиител  5 через вторую группу схем «И 10 св зан со входом блока 9. Выход блока 9 соединеи с одним входом регистра слова И, имеющим выход 12 и другой вход 13. Другой выход регистра И св зан со входом блока кодировани  14. Выход блока 14 соедииен со входом накоиител  4 и через третью группу схем «И 15 - iC одними входами схем «ИЛИ 16 второй группы, с другими входами которых св заны через четвертую группу схем «И 17 выходы блока 14, а выходы схем «ИЛИ 16 соединеиы со входом накоиител  5.
Управл ющий выход блока 9 св зан с блоком уиравлени  18, имеющим вход 19 и выход 20, и со входом счетчика 21. Выход счетчика 21 соединен с блоком 18 и через дешифратор 22-со входом распределительиого блока 23. Выход блока 23 св зан со входо .м триггера переполиени  24, выходы которого соедииены с блоком 18. Блок 23 св зан с регистром страницы 25, содержащим р разр дов (но числу страниц накопител  5). Выход регистра 25 соединен через ден1ифратор страницы 26 с блоком 18 и неиосредственно- с одним входом схемы 27 определени  режима работы. Другой вход схемы 27 св зан с выходом накопител  5, а выход соединен со. входом триггера 28. Один выход триггера 28 ов заи с управл ющими входами схем «И 8, 15, а другой - с управл ющими входами схем «И 10, 17; кроме того, оба выхода триггера 28 соединены со входами блоков 9 и 14.
Выход регистра 1 св зан через дешифратор страницы 29 с однимн входами .схем «И 30 п той грунны. Другие входы схем «И 30 соединены с выходом регистра 31 разрешени  обращени  к странице, содержащего р разр дов (по числу страниц в накопителе 4), а выходы схем «И 30 св занны с блоком 18. Регистр 31 имеет вход 32.
Входы 33 и 34 схем «И 8 и 10, а также входы 35 и 36 схем «И 15 и 17, нодключенные соответственно к выходам накопител  5 и блока 14,  вл ютс  информационными.
Устройство работает следующим образом .
В исходном состо нии, когда в устройстве отсутст1вуют отказавшие  чейки, счетчик 21, регистр 25, триггеры 24 и 28 и регистр 31 наход тс  в нулевом состо нии, по мере по влени   чеек с отказами содержимое счетчика 21 и регистра 25 будет измен тьс , соответственно будет мен тьс  режим работы накопител  5.
28 задает один из двух возможных режимов работы устройства в зависимости от того, к исправной или отказавшей  чейке происходит обращение.
Допустим, до данного момента в устройстве отсутствовали отказавшие  чейки. При
этом все страницы накоиител  5 работают в первом релсиме.
При обращении к  чейке а (l a-C/V+.K) адрес ее записываетс  на регистр 1. Триггер 28 остаетс  в исходном положепии (даже если  чейка находитс  к накопителе 5 (N+{ а N+ 1 и из него в схему 27 ноступает сигиал наличи  адреса).
При записи слово с регистра 11 ностунает в блок 14 и занисываетс  в накопитель (прн 1 а Л ) или через грунну схем «PI 15 и грунну схем «ИЛИ 16 - в накопитель 5 (ЛН-1-а N+.).
При считывании слово из накоиител  4
через группу схем «ИЛИ 7 либо пз накопител  5 через группу схем «И 8 и группу схем «ИЛИ 7 поступает в блок 9, а с его выхода записываетс  в регистр 11. Блок 9 оиредел ет иаличие отказа в  чейке и, если
 чейка исправна, слово с регистра 11 выдаетс  ia выход 12.
В случае обнаружени  отказа в  чейке а правильное слово получают, папример, путем считывани  из впеишей пам тн, (на чертеже
не показана), затем, например, последн   (- ) страница накопител  5 переводитс  во второй режим работы, при KOTOipOM  чейки ее будут использоватьс  дл  обеспечени  работоснособности отказавших  чеек устройства,
в частности,  чейки ос (емкость устройства нри этом уменьшнтс  на одну страницу и будет составл ть (p + q-1) страниц). Перевод (7-й страницы накопител  5 во второй режим работы осуществл етс  следующим образом . Прн обнаружении отказа в счетчик 21 заиисываетс  единица, котора  через дешифратор 22, блок 23 постуиает, иаиример, в (7-й разр д регистра 25, соответствующий странице накопител  5. После дешифрации
на выходе дешифратора 26 по вл етс  сигнал на освобождение -й страницы иакоиител  5, по которому ппформаци  из этой страницы выводитс  в другое запоминающее устройство. Затем, напрнмер, в нервую  чейку адресного пол  q-ii страницы накоиител  5, нереведенной во второй режим работы, заноситс  адрес отказавшей  чейки о;, предварительно записанный в регистр 1.
Прн обращении к отказавшей  чейке а после записи ее адреса в регистр 1 из накопител  5 в схему 27 поступает сигпал наличи  адреса и происходит переключение триггера 28 (так как в q-w. разр д регистра 25,
соответствующий q-к странице накопител  5, содержащей  чейку а, занисаиа единица). Триггер 28, нереключа сь, осуществл ет изменение структуры блоков 9 и 14 таким образо .м, что, если раньще они иснользовали,
иапример, групповой код (П, /о), то после изменени  их структуры оин используют групповой код («2, /г), где HZ 1п. В этом случае устройство переводитс  во второй режим работы.
Рассмотрим второй режим работы устройства (при обращении к отказавшей  чейке).
При записи слово с регистра 11 иоступает в блок 14 измененной структуры, а с его выхода записываетс  в  чейку ос накопител  4 и через группу схем «PI 17 и грунну схем «ИЛИ 16 - в первую  чейку ипформациоииого пол  -й страницы накопител  5, имеющую ассоциативный признак ее.
При считывании слово из наколител  4 через группу схем «ИЛИ 7 н из накопител  5 через группу схем «И 10 поступает в блок 9 измененной структуры, а с его выхода записываетс  в регистр 11 н выдаетс  на выход 12.
По мере обнаружени  отказов в ранее иснравных  чейках осуществл етс  занолиение -й страницы накопител  5; адреса отказавших  чеек занос т1с  в  чейки адресного нол  С/-Й страницы накопител  5, носле чего  чейки ииформационного пол  этой страницы начинают работать в паре с отказавшими  чейками (емкость устройства при этом остаетс  носто ииой и составл ет (p + q-1) страниц). Содержимое счетчика 21 каждый раз, когда обнаруживаетс  отказавша   чрйка , увеличиваетс  на единицу, указыва  номер  чейки адресного нол  q- страницы накопител  5, в которую должен быть занесен адрес отказавшей  чейки. Так, например, если вслед за  чейкой а отказала втора   чейка р, содержимое счетчика 21 увеличитс  на единицу и адрес (3 будет записан в следующую - вторую  чейку адресного нол  q-ii страницы .накопител  5.
По занол«ении страницы накопител  5 счетчик 21 при этом будет установлен в нулевое состо ние; обнаружение отказа в следующей ранее иснравной  чейке у нрнводит к тому, что следующа  (q-1)-  страница паконител  5 переводитс  во второй режим работы. Перевод (q-1)-й страницы во второй режим работы и заиесение адреса отказавшей  чейки Y в  чейку адресного пол  (q-1)-й страницы осуществл етс  аналогично тому, как это было сделано дл  (/-и страницы и  чейки а (емкость устройства при этом уменьшитс  еще на одну страницу и будет состав.1 ть (p + q-2)страниц).
Заполнение (q-1)-й страницы наконител  5 но мере обнаружени  отказов в ранее иснравных  чейках (при посто нной емкости пам ти, составл ющей (p + q-2) страниц) осуществл етс  но аналогии с заполнением страницы накопител  5.
По заполнении (q-1)-й страницы накопител  5 с обнаружением отказа в следующей ранее иснравной  чейке во второй режим переводитс  (q-2)- , по заполнении (17-2)-и - (q-3)-  и т. д., пока не будет заполлена нерва  страница иако:нител  5. Емкость устройства при этом с переводом во второй режим очередной t-й страницы наконител  5 (I tc) будет уменьшатьс  на одну страницу , остава сь при заполнении t-й страницы носто нной.
По заполнении первой страницы накопител  5 счетчик 21 при этом будет установлен в нулевое состо ние; при обнаружении отказа в следующей ранее иснравной  чейке в
счетчик 21 записываетс  единица, котора; через дешифратор 22, блок 23 обеспечивает нереключение трнггера 24. При этом производитс  определенне, например, программным путем номера /-и (1 I р) страницы
накопнтел  4, содержащей максимальное число отказавшихс   чеек, после чего информаци ,-принадлежаща  /-Й странице, выводитс  нз накопителей 4 и 5. В /-и разр д регистра 31, соответствующий /-и странице наконител  4, по входу 32 записываетс  единица, запрещающа  обращение к  чейкам /-и страницы , :котора  может быть теперь удалена дл  замены исправной страницей. После установки иснравной /-Й страницы «аконител  4 в нее записываетс  выведенна  ранее информаци ; /-и разр д регистра 31 предварительно устанавливаетс  в нулевое состо ние , а освободившиес   чейки накопител  5 могут быть иснользованы либо дл  хранени 
новых слов, либо дл  обеснечени  работоспособности вновь отказавших  чеек.
Предмет изобретени 
Ассоциативное запоминающее устройство, содержащее адресный наконитель, выход которого соединен с одними входами схем «ИЛИ иервой группы, выходы которых -le рез блок декодироваии  подключены к регистру слова, соединенному с блоком кодировани , ассоциативный накопнтель, входы которого нодключены к выходу регистра адреса ,и выходам схем «ИЛИ второй группы, счетчик , вход которого подключен к блоку унравлеии , а выход - к дешифратору, раснределительиый блок, вход которого соединен с дешифратором , а выход - с регистром странины , дешифраторы страниц, один из которых подключен к адресному накопителю, а другой-к регистру страннцы, группы схем «И, триггер, отличающеес  тем, что, с целью увеличени  информационной емкости устройства и повышени  надежности его работы, оно содержит схему определени  режима работы,
входы которой нодключены к одному из выходов ассоциативного иаконител  и выходам регистра страницы и блока управлени , а выход - ко входу триггера, выходы которого соединены с блокамн кодировани  и декодировани  и с управл ющими входами схем «И, ииформациоиные входы схем «И нервой и второй груин нодключены к другому выходу ассоциативного наконител , а выходы - к другим входам схем «ИЛИ первой группы и входам блока декодировани  соответственно, ииформациониые входы схем «И третьей и четвертой групп соединены с выходами блока кодировани , а выходы - со входами схем «Р1ЛИ второй
группы.
75 121}
1зГtf2
SU1847317A 1972-11-13 1972-11-13 Ассоциативное запоминающее устройство SU477463A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1847317A SU477463A1 (ru) 1972-11-13 1972-11-13 Ассоциативное запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1847317A SU477463A1 (ru) 1972-11-13 1972-11-13 Ассоциативное запоминающее устройство

Publications (1)

Publication Number Publication Date
SU477463A1 true SU477463A1 (ru) 1975-07-15

Family

ID=20532375

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1847317A SU477463A1 (ru) 1972-11-13 1972-11-13 Ассоциативное запоминающее устройство

Country Status (1)

Country Link
SU (1) SU477463A1 (ru)

Similar Documents

Publication Publication Date Title
GB1413739A (en) Address conversion units and data processing systems embodying the same
GB1488043A (en) Data storage system
GB1380776A (en) Systems for addressing data stores
EP0372841A3 (en) Arrangement for and method of locating ROM in computer memory space
KR880003328A (ko) 반도체 메모리장치
GB1468783A (en) Memory systems
SU477463A1 (ru) Ассоциативное запоминающее устройство
US4020470A (en) Simultaneous addressing of different locations in a storage unit
EP0342022A3 (en) Image data read out sytem in a digital image processing system
GB1449877A (en) Electronic data storage arrangements
SU450231A1 (ru) Запоминающее устройство
SU1543460A1 (ru) Устройство дл коррекции информации в блоках посто нной пам ти
SU618799A1 (ru) Запоминающее устройство с самоконтролем
SU1387046A1 (ru) Запоминающее устройство с обходом дефектных элементов пам ти
SU1529289A1 (ru) Устройство дл подмены информации в посто нной пам ти
SU809206A1 (ru) Устройство дл поиска информацииВ пАМ Ти
JPS5758280A (en) Method for making memory address
SU1249594A1 (ru) Запоминающее устройство
SU448480A1 (ru) Запоминающее устройство
SU1399770A1 (ru) Устройство дл поиска информации в пам ти
SU1575240A1 (ru) Посто нное запоминающее устройство с контролем
SU1566414A1 (ru) Оперативное запоминающее устройство с коррекцией ошибок
SU928415A1 (ru) Ассоциативный запоминающий элемент
SU970480A1 (ru) Запоминающее устройство с самоконтролем
SU1075312A1 (ru) Запоминающее устройство с коррекцией ошибок