SU1387047A1 - Запоминающее устройство с обходом дефектных элементов пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам (ЗУ). Цель изобретени - повышение надежности устройства. Изобретение позвол ет использовать ЗУ с дефектными элементами пам ти, которые могут быть распределены во всех разр дах  чеек пам ти блока пам ти, при этом схема соединений не зависит от конкретной локализации дефектов. Устройство содержит первый блок 3 пам ти с избыточным количеством разр дов, второй 4 и третий 5 блоки пам ти, в которых хран тс  коды адресов  чеек пам ти и разр дов с дефектами , мультиплексоры 7, демультиплексоры 8 и элементы ИЛИ 9, которые соедин ют входы и выходы блока 3 пам ти и регистра 6 числа. Устройство также содержит регистр 1 адреса и дешифратор 2 адреса. 1 ил.

Description

со

00

о

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  запоминающих устройств.

Цель изобретени  - повышение надежности устройства.

На чертеже представлена функциональна  схема запоминающего устройства с обходом дефектных элементов пам ти.

Устройство содержит регистр 1 адреса, дешифратор 2 адреса, первый блок 3 пам ти , имеющий (п+к) разр дов (где п - разр дность слов, хранимых в блоке пам ти, к - максимально допустимое число дефектных элементов пам ти в  чейке пам ти), второй блок 4 пам ти, предназначенный дл  хранени  кодов адресов неисправных  чеек пам ти, третий блок 5 пам ти, предназначенный дл  хранени  кодов номеров неисправных разр дов, п-разр дный регистр б числа, п мультиплексоров 7 с (+К) информационными входами п, демультиплексо- ров 8 с (1+К) выходами, () элементов ИЛИ 9. Устройство имеет адресные входы 10, вход 11 чтени -записи, вход 12 обращени , информационные входы 3 и выходы 14.

Устройство работает следующим образом.

Запись числа из регистра 6 числа в блок 3 пам ти.

На входы регистра 1 адреса и блока 4 пам ти подают код адреса, по которому следует записать число из регистра 6. При этом в коде адреса в блоке 5 пам ти записаны коды, определ ющие в какие К из (п + К) разр дов блока 3 информаци  из разр дов регистра 6 числа не должна записыватьс . Допустим, в выбранном слове блока 3 разр ды i, Е, т-й  вл ютс  дефектными ( К) и , т.е. количество дефектов максимально допустимое дл  этого К. В этом случае в соответствии с кодами, поступающими с выходов блока 5 на унравл ющие входы де- мультиплексоров 8, п разр дов регистра б соедин ютс  соответственно с разр дами блока 3 с 1-го по (i-1)-й, с ()-гo по (F-1)-й, с (1+1)-го по (ш-1)-й, с ()-ro по (п+К)-и выбранной  чейки пам ти.

Таким образом, в дефектные разр ды (элементы пам ти)  чейки пам ти блока 3 информации из регистра 6 числа не записываютс . При этом локализаци  дефектов несущественна, т.е. дефекты могут быть в любом из разр дов  чейки пам ти.

Считывание числа из блока 3 в регистр 6 числа.

Считываемое слово было ранее записано по соответствующему адресу в п годных, из общего числа (п-|-К), разр дах блока 3. При подаче на входы регистра 1 и блока 4 кода адреса на выходах блока 5 по вл ютс  коды, поступающие на соответствующие управл ющие входы мультиплексоров 7.

При этом на выхрды мультиплексоров 7 подключаютс  выходы соответствующих разр дов блока 3 пам ти. Так, если в выбранном слове дефекты в i, f, m-м разр дах

блока 3, то на выходы мультиплексоров 7 подключаютс  соединенные с их информационными входами выходы с 1-го по (i-1)-й, с (i+l)-ro по (-1)-й, с (1+1)-го по (т-1)-й и с (т+1)-го по (п+К)-й разр дов блока 3. С этих разр дов блока 3 про- изводитс  запись числа в п разр дов регистра 6 числа.

Информаци  с дефектных разр дов (элементов пам ти) на выходы мультиплексоров 7 не поступает. При этом также локализаци  дефектов несущественна. Важно, чтобы количество дефектных элементов пам ти было не более К.

20

Claims (1)

1. Формула изобретени 

   Запоминающее . устройство с обходом дефектных элементов пам ти, содержащее первый, второй и третий блоки пам ти, регистр адреса, дещифратор адреса, регистр

   5 числа, мультиплексоры и элементы ИЛИ, причем входы регистра адреса и адресные входы второго блока пам ти соединены поразр дно и  вл ютс  адресными входами устройства, адресные входы третьего блока пам ти соединены с выходами второго бло0 ка пам ти, выходы регистра адреса подключены к входам дещифратора адреса, выходы которого соединены с адресными входами первого блока пам ти, вдод чтени -записи и вход выборки первого блока пам ти  вл ютс  соответственно входом чтени -за5 писи и входом обращени  устройства, входы и выходы разр дов регистра числа  вл ютс  соответственно информационными входами и выходами устройства, отличающеес  тем, что, с целью повышени  на„ дежности устройства, в него введены де- мультиплексоры, причем входы разр дов регистра числа соединены с выходами соответствующих мультиплексоров, информационные входы i-ro мультиплексора соединены с выходами с i-ro по (1 + К)-й разр дов пер5 вого блока пам ти (где ); п - количество разр дов регистра числа; К - количество допустимых дефектных элементов пам ти в каждой  чейке пам ти), управл ющие входы мультиплексоров соединены с соответствующими выходами треть0 его блока пам ти, выходы разр дов регистра числа соединены с информационными входами соответствующих демультиплек- соров, управл ющие входы которых подключены к соответствующим выходам третьего блока пам ти, выходы i-ro демультиплек- сора, кроме первого выходы первого де- мультиплексора и последнего выхода п-го демультиплексора, соединены через соответствующие элементы ИЛИ с входами с

   5

   313870474

   i-го по i+K)-ft разр дов первого блокапервого блока пам ти, вход (п + К)-го разпам ти , первый выход первого демультиплек-р да которого соединен с (К-(-1)-м выходом

   сора подключен к входу первого разр дап-го демультиплексора.