SU1594542A1

SU1594542A1 - Устройство дл определени количества единиц в двоичном коде

Info

Publication number: SU1594542A1
Application number: SU874340549A
Authority: SU
Inventors: Анатолий Константинович Култыгин; Борис Евгеньевич Гласко
Original assignee: Предприятие П/Я А-1178
Priority date: 1987-10-29
Filing date: 1987-10-29
Publication date: 1990-09-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл контрол цифровой техники. Цель изобретени - упрощение устройства и повышени его быстродействи . Устройство содержит регистр 1, N Групп 2.1-2.N блоков 3 пам ти. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для контроля цифровой техники. Цель изобретения — упрощение устройства и повышение его быстродействия. Устройство содержит регистр 1, п групп 2.1—2.η блоков 3 памяти. I ил.

1594542

Изобретение относится к вычислительной техникеи может быть использовано для контроля цифровой техники.

Целью изобретения является упрощение устройства и повышение его быстродействия.

На чертеже приведена функциональная схема устройства.

Устройство содержит регистр 1, п групп

2.1—2.п блоков 3 памяти. Позициями 4—6 обозначены соответственно информационный и первый и второй управляющие входы устройства, позицией 7 — выход устройства.

Каждый блок 3 памяти имеет т адресных входов и λ информационных выходов (т и λ определяются конструктивным выполнением элементной базы). Число групп

2.1—2.п блоков 3 памяти определяется выражением

где К — разрядность регистра 1.

Так, например, при К—30 и при использовании в качестве блока 3 памяти микросхемы 556РТ4, у которой т=8 и λ=4, п=3.

Исходя из того, что число 30 не делится б:ез остатка на 8, следует число 30 разделить на четыре примерно равных близких к 8 слагаемых: 8+7+8+7. При этом адресные входы двух микросхем 556РТ4 используются полностью, а в двух других сигнал на одном из адресных входов должен быть постоянным (це связанным с регистром 1 числа) и равным нулю.

Устройство работает следующим образом.

/(-разрядное двоичное число с регистра 1 разбивается на части по 8+7+8+7 элементов, каждый из которых поступает на адресные входы блоков 3 памяти, входящих в группу 2.1. ,В блоках 3 памяти, входящих в группу 2.1, хранится информация по каждому адресу, соответствующая весу 8(7)разрядного двоичного числа, поступающего на соответствующие адресные входы. При этом из каждого блока 3 памяти в этой

группе 2.1 считывается 4-разрядная информация (4 разряда соответствуют максимально возможному весу, равному 8). Эта информация поступает на адресные входы второй группы 2.2. блоков 3 памяти, из которых также считывается 4-разрядная информация. В каждом блоке 3 памяти этой группы хранится информация о весе 15-разрядного адресного слова.

Из каждого блока 3 памяти этой группы 1° считанная информация (4-разрядная) поступает на адресные входы блока 3 памяти третьей группы 2.3, в которой хранится информация о весе всего /(-разрядного двоичного чйсла. При подаче на второй ^.управляющий вход 6 разрешающего импульса происходит считывание информации 5-разрядным кодом (5 разрядов соответствуют максимальному весу, равному 30). При этом на управляющий вход 5 может быть подан постоянный потенциал, разрешающий 20 считывание информации из блоков 3 памяти групп 2.1 и 2.2. Информация, считываемая с блока 3 памяти группы 2.3, поступает на

выход 7 устройства.

₂₅

Claims

Формула изобретения

Устройство для определения количества единиц в двоичном коде, содержащее регистр, входы которого являются информационным входом устройства, отличающееся 30 тем, что, с целью упрощения устройства и повышения его быстродействия, в устройство введено п групп (п= 1, Л/') блоков памяти, выходы разрядов регистра соединены с соответствующими входами блоков памяти первой группы, выходы блоков памяти первой — 35 (п — 1)-й групп подключены к соответствующим входам блоков памяти соответственно второй — гс-й групп, управляющие входы блоков памяти первой — (п—1)-й групп объединены и являются первым управляющим входом устройства, управляющий вход ⁴⁰ блока памяти га-группы является вторым управляющим входом устройства, выход блока памяти га-й группы — выходом устройства.