SU1545327A1

SU1545327A1 - Устройство дл формировани двоичного плоского кода посто нного веса

Info

Publication number: SU1545327A1
Application number: SU884454949A
Authority: SU
Inventors: Юрий Петрович Зубков
Original assignee: Войсковая часть 41513
Priority date: 1988-05-30
Filing date: 1988-05-30
Publication date: 1990-02-23

Abstract

Изобретение относитс к вычислительной технике и может использоватьс дл преобразовани двоичного безызбыточного кода в двоичной равновесный код. Исходна кодова комбинаци записываетс в регистр 1 и распредел етс с помощью коммутатора 2 между преобразовател ми 3, 8 кода. Кодова комбинаци с выходов преобразовател 8 управл ет переключателем 13, отганизу с помощью элементов ИЛИ 12 и регистров 14 сдвига блоков 10 пам ти, а также с помощью переключателей 11 динамический регистр сдвига, в который через элемент ИЛИ 9 последовательно записываетс информаци с выходов преобразователей 3 кода. После записи кодовых комбинаций в регистры 14 сигнал, сформированный элементами 5, 6 задержки, триггером 4 и элементом ИЛИ 7, переключает переключатели 11, и кодовые комбинации из регистров 14 считываютс на выходы устройства. Изобретение расшир ет область применени устройства за счет увеличени числа формируемых выходных кодовых комбинаций . 1 ил.

Description

Изобретение относится к вычислительной технике и может применяться в качестве преобразователя кода в системах передачи телеметрической информации для формирования зондирующих сигналов, в вычислительных системах для формирования тестовых комбинаций .

Целью изобретения является расширение области применения устройства за счет увеличения числа формируемых выходных кодовых комбинаций.

На чертеже представлена функциональная схема устройства.

Устройство содержит регистр 1 сдвига, коммутатор-распределитель 2, вторые преобразователи 3,-3р кода, RS-триггер 4, первый 5 и второй 6 элементы; задержки, первый элемент ЩМ 7, первый преобразователь 8 кода, второй элемент ИЛИ 9, блоки 10,-10_нпамяти и переключатели 11,-11_н__г

Блок 10 памяти выполнен на элементе ИЛИ 12, переключателе 13 и регистре 14 сдвига.

Регистр 1 предназначен для промежуточного хранения М-значной двоичной кодовой комбинации.

ι Коммутатор 2 последовательно направляет Н| двоичных разрядов из регистра 1 на вход преобразователя 8 кода, Н* двоичных разрядов на вход преобразователя 3₁ кода и т.д., двоичных разрядов на вход преобразователя З_р кода.

Н, = llogX J

Н. = Llog^C^'J , i = 2 τ р + 1, где Р - вес выходной комбинации преобразователя 8 кода;

Р - вес выходной комбинации преобразователя 3| _г кода;

К,Н - значность выходных комбинаций преобразователей 3 и 8 кода соответственно;

Lx J- наименьшая целая часть от выражения (х).

Преобразователи 3 осуществляют пре .'образование комбинаций входного двоичного безызбыточного кода в комбинации выходного двоичного кода постоянного веса» Выводится из преобразователей 3 кода выходная комбинация последовательно. Значность ее - К двоичных разрядов.

Триггер 4 формирует управляющий сигнал для переключателей 11, исход ное состояние триггера 4 - нулевое. Выходной сигнал элемента 5 задержки устанавливает триггер в единичное состояние в момент времени, когда в соответствующие регистры 14 блоков 10 памяти произведена запись информации. Элемент 6 задержки обеспечивает возвращение триггера 4 в исходное нулевое состояние после того, как информация из регистра 14 блоков 10 памяти будет выведена на выход устройства .

Блок 10 памяти предназначен для установления соответствия между номерами единичного символа выходной комбинации преобразователя 8 и выходной комбинации соответствующего преобразователя 3. Блок 10 памяти работает в двух режимах. В первом режиме на управляющий вход переключателя 13 подается единичный сигнал, выходные ' сигналы элемента ИЛИ 12 проходят через переключатель 13 на вход регистра 14 и записывается в него, сдвигая предыдущую информацию на выход регистра. Во втором режиме на управляющий вход переключателя 13 подается нулевой сигнал, входные сигналь: переключателя 13 проходят на первый выход блока 10 памяти.

Переключатель 11 подключает выход регистра 14 к выходу устройства при подаче единичного сигнала на управляющий, вход переключателя 11, В исходном состоянии, когда управляющего сигнала нет,второй вход предыдущего блока 10 памяти через переключатель 11 соединяется с информационным вторым входом последующего блока 10 памяти.

Устройство работает следующим образом.

Пусть, например, требуется сформировать таблицу (изображение) двоичного (6х5)-значного кода с постоянным весом Р=9, причем выходные двоичные коды постоянного веса преобразователей 3 и 8 кода следующие: дня преобразования 8 кода.- Н=6-значный двоичный код постоянного веса Р=3 (значность комбинации его входного кода Н,=4); для преобразователя 3, кода 5-значный двоичный код постоянного веса Р,=4 (значность комбинации его входного двоичного кода Н₇=2); для преобразователя 3* кода - 5-значная комбинация двоичного копа постоянного веса Ρι=2 (значность комбинации его входного кода Н₃=3); для преобразователя 3j кода - 5-значный двоичный код постоянного веса Р₃=3 (значность входной комбинации Н₄=3).

Формируется таблица (НхК)-значного двоичного кода постоянного веса Р из М=12-значной двоичной комбинации безызбыточного кода, например

101011101011, которая поступает на вход формирователя и записывается в регистр 1.

Коммутатор 2 направляет Н,=4 двоичных разряда 1011 из регистра 1 на вход преобразователя 8 кода, который преобразует их в выходную Н=6-значную двоичную кодовую комбинацию 010101 с постоянным весом Р=3. Единичные символы этой комбинации проходят на управляющие входы блоков 10, , 1 0₃ и 10j- памяти, организуя динамический регистр сдвига, состоящий из трех регистров 14 блоков 10,, 10, и 10_у (регистры 14 блоков 10^, 10₄и 10 & закорочены).

Коммутатор 2 направляет Н^=2 двоичных разрядов 10 из входного регистра 1 на вход преобразователя 3, кода, в котором им становится в соответствие выходная К=5-значная двоичная кодовая комбинация постоянного веса Р =4 11011. Комбинация проходит элемент ИЛИ 9 и записывается в регистр 14 блока 10, памяти через элемент ИЛИ 12 и переключатель 13.

С помощью коммутатора 2 Н _З~'3 двоичных разряда 011 подаются из регистра 1 на вход преобразователя 3^ кода, где преобразуются в К=5-значную комбинацию двоичного кода постоянного веса Р₂=2 10001. Эта комбинация с выхода преобразователя 3 _г кода проходит элемент ИЛИ 9 и записывается в регистр 14 блока 10, памяти, сдвигая хранящуюся в нем комбинацию 11011 через переключатель 11,, элемент ИЛИ 12 и переключатель 13 блока 10₂памяти, элемент ИЛИ 12 и переключатель 13 элемента 10₃ памяти в регистр 14 блока 10₃ памяти.

Оставшиеся в регистре 1 Н₄=3 двоичных разрядов 101 направляются коммутатором 2 в преобразователь 3_? кода, где преобразуются в К=5-значную двоичную кодовую комбинацию постоянного веса Р_э=3 10101. Данная кодовая комбинация с.выхода преобразователя

3j кода проходит элемент ИЛИ 9 и записывается в регистр 14 блока 10памяти. При этом комбинация 1С001 из этого регистра 14 переписывается в регистр 14 блока 10₃ памяти, из которого, в свою очередь, кодовая комбинация 11011 переписывается в регистр 14 блока Ю₅ памяти.

Далее на выходе элемента 5 задержки появляется сигнал, который изменяет исходное состояние триггера 4 на единичное. Перепад выходного напряжения триггера 4 подается на вход элемента 6 задержки..Выходное напряжение триггера 4 воздействует на управляющие входы переключателей 11, и на выходы устройства из регистров 14 считываются двоичные кодовые комбинации, формируя искомую таблицу плоского кода:

010101

010000 000001 010000 010101После считывания информации регисров 14 на выходе элемента 6 задержки появляется сигнал, который устанавливает триггер 4 в исходное нулевое состояние, возвращая в исходное состояние переключатели 11, устройство готово к формированию следующей таблицы двоичного равновесного кода из комбинации исходного двоичного безызбыточного кода.

Claims

Формула- из обретения

Устройство для формирования двоичного плоского кода постоянного веса, содержащее регистр, вход которого является входом устройства, блок паj мяти, первый выход каждого предыдущего блока памяти соединен с первым информационным входом каждого последующего блока памяти, первый преобразователь кода и первый элемент ПЛИ. отличающееся тем, что, с целью расширения области применения устройства за счет увеличения числа выходных кодовых комбинаций, в него введены триггер, элементы задержки, коммутатор, второй элемент ИЛИ, вторые преобразователи кода и переключатели, выход регистра соединен с входом коммутатора, первый выход которого соединен с входом первого преобразователя-кода, выходы которого^- соединены с одноименными входами первого элемента ИЛИ и управляющими входами одноименных блоков памяти, вторые выходы коммутатора соединены через одноименные вторые преобразователи кода с одноименными входами второго элемента ИЛИ, выход которого соединен с информационным входом первого блока памяти, второй выход которого соединен с информационным входом первого переключателя, первый вы ход каждого предыдущего переключателя соединен с вторым информационным входом каждого последующего блока памяти, выход первого элемента ИЛИ соединен через первый элемент задержки с входом установки в 1 триггера, выход которого соединен непосредственно с управляющими входами переключателей и через второй элеме.нт задержки с входом установки в О” триггера, вторые выходы переключателей и выход последнего блока памяти являются выходами устройства.