SU1264224A1

SU1264224A1 - Преобразователь составных недвоичных равновесных сигналов

Info

Publication number: SU1264224A1
Application number: SU853833942A
Authority: SU
Inventors: Юрий Петрович Зубков
Original assignee: Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября
Priority date: 1985-01-02
Filing date: 1985-01-02
Publication date: 1986-10-15

Abstract

Устройство относитс к автоматике и может найти применение в системах автоматического управлени , системах передачи телеметрической информации , а также в системах св зи, использующих многопозиционные многоуровневые составные сигналы. В процессе преобразовани составных недвоичных равновесных сигналов, в устройстве исключаетс избыточность преобразованной информации, чем достигаетс повышение его информативности. Устройство содержит входной регистр сдвига, N блоков пам ти, N пороговых блоков, три преобразовател кода, элемент ИЛИ, выходной регистр сдвига, дополнительньш блок пам ти, блок умножени и сумматор. Каждый из блоков пам ти содержит элемент ИЛИ, переключатель и регистр пам ти. 1 ил. (Л с

Description

Ю

0д

4ii

to

tC

i4

Устройство относитс к автоматике и может найти применение в системах автоматического управлени , передачи телеметрической информации, а также в системах св зи, использующих многопозиционные многоуровневые составные сигналы,

Целью изобретени вл етс повышение Информативности устройства путем исключени избыточности преобразовани .

Ца чертеже представлена функциональна схема устройства.

Устройство содержит входной регистр 1 сдвига, N блоков 2 пам ти, N пороговых блоков 3, первый преобразователь 4 кода, элемент ИЛИ 5, выходной регистр 6 сдвига, второй и третий преобразователи 7 и 8 кода, дополнительньй блок 9 пам ти, блок 10 умножени , сумматор 11, каждый блок 2 пам ти состоит из элемента i-UlH 12, переключател 13 и регистра 14 пам ти, входы входного регистра 1 вл ютс входами 15 устройства, выход ВБ1ХОДНОГО регистра 6 вл етс выходом 16 устройства./

Устройство работает следующим образом .

Подлежащий преобразованию исходны составной недвоичньй сигнал вводитс ,в регистр 1. Сложный сигнал из регистра 1 подаетс ца совокупность блоков 2 пам ти и на совокупность пороговьк блоков 3. Исходный сигнал преобразуетс в п-злементный двоичный составной сигнал с посто нным весом Р (в данном случае посто н-ный вес посто нное количество единичных сигналов ) по правилу: если входной сигнал соответствующего порогового блока 3 нулевой, то и на выходе его также нулевой сигнал, в противном случае (вхЬдной сигнал - ненулевой) на выходе этого порогового блока единичный сигнал.

Выходной сигнал порогового блока 3 подаетс на второй вход соответствующего блока 2 пам ти, на один из входов преобразовател 4 кода.

Выходной сигнал порогового блока 3 вл етс управл ющим дл переключател 13 J нулевой управл ющий сигна соедин ет вход переключател 13 с соответствующим выходом порогового блока .3, единичный управл ющий сигнал соедин ет вход переключател 13 .с соответствующим входом регистра

14 пам ти (этот вход последовательный ). Таким образом, нулевой управл ющий сигнал как бы закорачивает регистр 14 пам ти, т.е. информаци

5 из предьиущего блока 2 пам ти через элемент ИЖ 12, переключатель 13 поступает сразу же, мину регистр 14 пам ти, на вход элемента ИЛИ 12 следующего блока пам ти. После такой

5 коммутации в Р блоках 2 пам ти, соедиренных с теми выходами регистра 1, по которым вьщаютс нулевые сигналы, вход соединен с выходом. В остальных же п-р блоках 2 пам ти вход соедин 5 етс с входом регистра 14 пам ти, выход которого подключаетс к выходу блока 2 пам ти.

В результате такой конструкции формируетс динамический (по номерам

0 регистров 14 пам ти) регистр сдвига, в регистры 14 пам ти которого записаны соответствующие ненулевые сигналы исходного сигнала. В целом можно заключить, что в блоках 2 хранит5 с составной сигнал, состо щий из элементарных сигналов, каждьй из которых может принимать одно.из га значений. Этот сигнал поэлементно выводитс через элемент ИЛИ 5 на

0 вход преобразовател 7 кода, в котором из последовательного сигнала преобразуетс в параллельный. Этот параллельный сигнал в преобразователе 8 кода так преобразуетс , что

5 на его выходе формируетс двоичный параллельный сигнал, код которого соответствует коду входного недвоичного сигнала. В преобразователе 4 кода входной двоичный составной сигнал (равновесный) преобразуют в двоичный сигнал.

В преобразователе 4 кода происходит , преобразование кода посто нного веса в полный двоичный код- В преобразователе 7 кода происходит преобразование двоичного последовательного кода в двоичньй параллельньй код. В преобразователе 8 недвоичный код преобразуетс в двоичньй.

Claims

Этот сигнал подаетс на одни входы блока 10 умножени , на другие входы которого из дополнительного блока 9 пам ти подаетс соответствующий сигнал. Код выходного сигнала 5 блока 10 определ етс произведением кодов входных сигналов. Выходной 1сигнал блока.10 подаетс на одни Ьходы сумматора 11, на другие входы которого подаетс выходной сигнал преобразовател 8. Код выходного сигнала блока 11 определ етс суммой кодов входных сигналов. Выходной сигнал блока 11 запоминаетс в выходном регистре 6. е т е н и Формула изо Преобразователь составных недвоич кых равновесных сигналов, содержащий входной регистр сдвига, N блоков пам ти , N пороговых блоков, первый преобразователь кода, элемент ИЛИ, выходной регистр сдвига, выходы входного регистра сдвига соединены с пер выми входами соответствующих блоков пам ти, через соответствующие порого вые блоки с вторьми входами блоков пам ти и с соответствующими входами первого преобразовател кода, первый и второй выходы каждого блока пам ти .кроме последнего, соединены с третьим и четвертым входами последующего блока пам ти, выходы последнего блока пам ти соединены с соответствующими входами элемента ИЛИ, входы входного регистра сдвига вл ютс входами устройства, выход выходного регистра сдвига вл етс выходом устройства, отличающийс тем, что, с целью повьшени информативности устройства путем исключени избьггочности преобразовани , в него введены второй и третий преобразователи кода, дополнительный блок пам ти , блок умножени и сумматор, выход элемента ИЛИ через послеповательнр. соединенные второй и третий преобразователи кода подключен к первым входам сумматора, вторые входы которого соединены с выходами блока умножени , первые и вторые входы которого соединены соответственно с выходами дополнительного блока пам ти и первого преобразовател кода, выходы сумматора соединены с входами выходного регистра сдвига.