SU1501056A1

SU1501056A1 - Управл емый блок задержек

Info

Publication number: SU1501056A1
Application number: SU874280376A
Authority: SU
Inventors: Владимир Викторович Туравинин; Сергей Николаевич Ази
Original assignee: Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority date: 1987-07-07
Filing date: 1987-07-07
Publication date: 1989-08-15

Abstract

Изобретение относитс к вычислительной технике и может быть применено в многомашинных и многопроцессорных вычислительных системах. Цель изобретени - повышение точности работы за счет исключени возможности одинаковой задержки сигнала при разных управл ющих кодах. Управл емый блок задержек содержит регистр 3 и группу узлов 4 задержки, каждый из которых содержит два элемента И 5, 6 и элемент 7 задержки. В блоке сигнал с входа 1 на выход 2 проходит через узлы 4 с большей или меньшей задержкой за счет прохождени через большее или меньшее количество элементов. 1 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано дл организации многоканальных устройств обмена данными.

Цель изобретени - повьшение точности работы за счет исключени возможности одинаковой задержки сигнала при различных управл ющих кодах.

На чертеже приведена структурна схема управл емого блока задержек.

Блок содержит вход 1 и выход 2, регистр 3, узлы 4 задержки группы, каждый из которых состоит из элементов И 5 и 6 и элемента 7 задержки, и группу кодовых входов 8 блока.

Блок задержки работает следующим образом.

Предварительно в регистр 3 заноситс некоторый двоичный .код, В результате этого в узлах 4 оказываютс закрытыми или открытыми элементы И 5 и 6, Сигнал с входа 1 на выход 2 проходит через узлы 4 с большей или меньшей задержкой за счет прохождени через большее или меньшее количество элементов.

10

15

элемента И и элемент задержки, причем выход элемента задержки каждого узла задержки, начина с последнего, кроме первого, соединен с первыми входами первого и второго элементов И предьщущего узла задержки, выход первого элемент а И каждого узла задержки соединен с входом элемента задержки данного узла, пр мой и инверсный выходы каждого разр да регистра , начина с последнего, кроме первого, соединены соответственно с вторыми входами первого и второго элементов И одноименного узла задержки , пр мой и инверсный выходы первого разр да регистра соединены с первыми входами соответственно первого и второго элементов И первого узла задержки, группа входов регистра вл етс группой кодовых входов блока, отличающеес тем, что, с целью повышени точности работы за счет исключени возможности одинаковой задержки сигнала при разных управл ющих кодах, информационный вход блока задержки соединен с вторыми входами первого и второго элементов И последнего узла задержФормула изобретени ЗОки, выход второго элемента И каждого

узла задержки соединен с выходом элеУправл емый блок задержек, содер- мента задержки данного узла, выход жащий регистр, узлы задержки, причем элемента задержки первого узла за- каждый узел задержки содержит два держки вл етс выходом блока.

20

25

Claims

Формула изобретения

Управляемый блок задержек, содержащий регистр, узлы задержки, причем каждый узел задержки содержит два элемента И и элемент задержки, причем выход элемента задержки каждого узла задержки, начиная с последнего, g кроме первого, соединен с первыми входами первого и второго элементов И предыдущего узла задержки, выход первого элемента И каждого узла задержки соединен с входом элемента 10 задержки данного узла, прямой и инверсный выходы каждого разряда регистра, начиная с последнего, кроме первого, соединены соответственно с вторыми входами первого и второго 15 элементов И одноименного узла задерж· ки, прямой и инверсный выходы первого разряда регистра' соединены с первыми входами соответственно первого и второго элементов И первого узла 20 задержки, группа входов регистра является группой кодовых входов блока, отличающее ся тем, что, с целью повышения точности работы за счет исключения возможности оди25 наковой задержки сигнала при разных управляющих кодах, информационный вход блока задержки соединен с вторыми входами первого и второго элементов И последнего узла задерж30 ки, выход второго элемента И каждого узла задержки соединен с выходом эле мента задержки данного узла, выход элемента задержки первого узла задержки является выходом блока.