SU1151964A1 - Устройство переменного приоритета - Google Patents

Устройство переменного приоритета Download PDF

Info

Publication number
SU1151964A1
SU1151964A1 SU833664088A SU3664088A SU1151964A1 SU 1151964 A1 SU1151964 A1 SU 1151964A1 SU 833664088 A SU833664088 A SU 833664088A SU 3664088 A SU3664088 A SU 3664088A SU 1151964 A1 SU1151964 A1 SU 1151964A1
Authority
SU
USSR - Soviet Union
Prior art keywords
group
inputs
elements
output
outputs
Prior art date
Application number
SU833664088A
Other languages
English (en)
Inventor
Анатолий Хатыпович Ганитулин
Владимир Борисович Красильников
Вячеслав Григорьевич Попов
Original Assignee
Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны filed Critical Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны
Priority to SU833664088A priority Critical patent/SU1151964A1/ru
Application granted granted Critical
Publication of SU1151964A1 publication Critical patent/SU1151964A1/ru

Links

Landscapes

  • Multi Processors (AREA)

Abstract

УСТРОЙСТВО ПЕРЕМЕННОГО ПРИОРИТЕТА , содержащее триггер-, единичный и нулевой входы которого  вл ютс  входами режима устройства, регистр запросов, входы которого  вл ютс  группой запросных входов устройства , первую группу элементов И, первые входы которьк соединены с соответствующими выходами регистра запросов, регистр, дешифратор и 1иифратор, выходы которого  вл ютс  группой информационных выходов устройства , отличающеес  тем, что, с целью повьшени  быстродействи  за счет одновременного анализа состо ни  регистра запросов и приоритетного кода, оно содержит вторую, третью, четвертую и п тую группы элементов И, первую и вторую группы элементов ИЩ, причем выходы регистра запросов соединены с первьми входами соответствующих элементов И второй группы, вторые входы которых подключены к нулевому выходу триггера, единичный выход которого соединен с вторыми входами элементов И первой группы выходы элементов И первой и второй групп подключены соответственно к первому и второму входам одноименных элементов ИЛИ первой группы, выходы которых соединены с первыми входами одноименных элементов И третьей группы, второй вход каждого элемента И третьей группы соединен с выходом одноименного элемента ИЛИ второй группы, первый вход каждого элемента ШШ второй группы соединен с первым выходом дешифратора , второй вход первого элемента ИЛИ второй группы соединен с выходом первого эле мента И четвертой группы, выход i -го элемента И четвертой группы, кроме первого (,.. Н, где П - число, запросов), соеди (Л нен с соответствующими входами с первого по Т -и элемент ИЛИ второй группы, 4 -и выход дешифратора, кроме первого выхода, соединен с пр мым входом (i-l)-ro элемента И четвертой, группы и с соответствующим входом с -го по (п-ь1)-й элемент СП ИЛИ второй группы, выход i -го (i 2,...,п+1) элемента ИЛИ первой со группы соединен с соответствующем Од инверсньи входом с первого по

Description

пы, и .с соответствующим инверсным входом с (1+1)-го по (п+1)-й элемент И п той группы, выход (Л+1)-го элемента И третьей группы соединен
с пр мым входом (n-f-l)-ro элемента И п той группы, выходы элементов И п той группы соединены с входами шифратора.
Изобретение относитс  к вычислительной технике и преиму1чественно м жет быть использовано в устройствах прерывани  программ и устройствах формировани  исполнительного адреса банков данных в логических процессорах вычислительной системы. Известно устройство переменного приоритета, содержащее регистр прио ритета, блок анализа на ноль, счетчик , циклический регистр сдвига, блок анализа на единицу старшего и соответственно младшего разр дов, циклического регистра сдвига, блок управлени , триггер направлени  сдвигов, блок инвертировани  содержимого счетчика lj . Недостатком этого устройства  вл етс  низкое быстродействие, обусловленное определением приорите ного запроса за К тактов работы усгройства. Наиболее близким по технической сущности и достигаемому результату к предлагаемому  вл етс  устройство переменного приоритета, содержащее регистр запросов, регистр сдвига, дешифратор, триггер, группу элементов И, шифратор, элемент ИЛИ-НЕ, дв элемента И, причем группа информационных входов регистра запросов  в л етс  группой запросных входов уст ройства, пр мой и инверсный выходы триггера соединены с входами соответственно первого и второго элемен тов И, вторые входы которых соединены с тактовым входом устройства, выходы первого и второго элементов И соединены соответственно с первым и вторьм управл ющими входами регистра сдвига, каждый выход которого соединен с первым входом соответ ствующего элемента И группы, вторые входы И группы соединены с соответствукпцими выходами регистра запросов , выходы элементов И группы соед йены с группой входов шифратора, выходы которого  вл ютс  группой информационных выходов устройства, входы элемента ИЛИ-НЕ соединены с выходами элементов И группы, выход элемента ИПИ-НЕ соединен с третьими входами первого и второго элементов И, группа входов кода приоритета устройства соединена с группой входов дешифратора, группа выходов которого соединена: с группой входов регистра сдвига, первый и второй входы направлени  сдвига устройства соединены соответственно с единичньм и нулевым входами триггера fzj. Однако с увеличением числа абонентов быстродействие устройства снижаетс . Цель изобретени  - повышение быстродействи  за счет одновременного анализа состо ни  регистра запросов и приоритетного кода. Поставленна  цель достигаетс  тем, что в устройстве переменного приоритета, содержащем триггер, единичньй и нулевой входы которого  вл ютс  входами режима устройства, регистр запросов, входы которого  вл ютс  группой запросных входов устройства, первую группу элементов ИJпервые входы которых соединены с соответствующими выходами регистра запросов, регистр, дешифратор и шифратор, выходы которого  вл ютс  группой информационных выходов устройства , введены втора , треть , четверта  и п та  группы элементов И, перва  и втора  группы элементов ИЛИ, причем выходы регистра запросов соединены с первыми входами соответствующих элементов И второй группы, вторые входы которых подключены к нулевому выходу триггера, единичный выход которого соединен с вторыми входами эле,ментов И первой группы, выходы элементов И первой 3 и второй групп подключены соответственно к первому и второму входам одноименных элементов ИЛИ первой группы, выходы которых соединены с первыми входами одноименных элементов И третьей группы, второй вход каждого элемента И третьей группы соединен с выходом одноименного элемента ИЛИ второй группы, первый вход каждого элемента ИЛИ второй группы соединен с первым выходом де шифрат.ора, второй вход первого элемента ИЛИ второй группы соединен с выходом первого элемента И четвер той группы, выход 1 -го элемента И четвертой группы, кроме первого (i 1,...,h, где П - число запросов ) соединен с соответствующими вх дами с первого по П -и элемент ИЛИ второй группы, 1 -и выход дешифрато ра, кроме первого выхода, соединен с пр мым входом {1-1)-го элемента И четвертой группы и с соответствующи входом с i-го по (пгЦ)-й элемент ИЛ второй группы, выход 1 -го (1 2,...,п+1) элемента ИЛИ первой гру пы соединен с соответствующим инверсным входом с первого по (-1)-й элемент И четвертой группы, входы дешифратора соединены с выходами ре гистра, входы которого соединены с группой кодовых входов устройства первый и второй входы первого элемента И п той группы соединены соот ветственно с входом логической един цы устройства с и выходом первого элемента И третьей группы, выход каждого 1 -го элемента И третьей группы ( 1 2,...,  ) соединен с пр мым входом 1 -го элемента И п той группы и с соответствующим инверсным входом с (i + 1)-ro по (| + 1)элемент И п той группы, выход (п+1) го элемента И третьей группы соединен с пр мым входом (п + О-го элемен та И п той группы, выходы элементов И п той группы соединены с входами шифратора. На чертеже приведена структурна  схема устройства при числе абонентов п 4. . Устройство содержит регистр 1 за просов, группу запросных входов 2 ( устройства, группу элементов ИЗ, группу элементов И 4, группу элемен тов И 5, группу элементов И 6, группу элементов И 7, группу элемен тов ИЛИ 8, группу элементов ИЛИ 9, 64 дешифратор 10, группу информационных выходов 11 устройства, триггер 12, управл ющие входы 13 устройства-, регистр 14, группу кодовых входов 15 устройства, дешифратор 16. Рассмотрим св эи и назначение элементов устройства. По з.апросньм входам 2 абоненты посыпают запросы, которые фиксируютс  в соответствующих разр дах регистра 1 запросов. Разр дность регистра 1 равна числу абонентов, причем номер разр да регистра определ ет аппаратурно жестко заданный приоритет абоненту, подключенному к данному разр ду. Обычно приоритет убывает с возрастанием номера разр да . Так, дл  четырех абонентов приоритет убывает в следующем пор дке . Может быть прин т и другой пор док убывани  приоритета . Дл  переключени  пор дка убывани  приоритета и предназначен триггер 12, управление которьм производитс  по входам 13. По входу 13 поступает сигнап, устанавливающий триггер 12 в единичное состо ние, что определ ет убывание приоритета . При этом анализ приоритета будет выполн тьс  последовательно соединенньии элементыми И 3 группы, элементами ИЛИ 8 группы, элементами И 5 и 6. Если необходимо изменить пор док убывани  приоритета на , то по входу 13 триггер 12 устанавливаетс  в нулевое состо ние. При этом производитс  анализ приоритета с помощью группы элементов И 4 за счет передачи через элементы ИЛИ 8 группы состо ний разр дов регистра 1 в обратном пор дке. Регистр 14 предназначен дл  приема и хранени  кода приоритета, поступающего по входам 15. Дешифратор 16 преобразует двоичный код приоритета в позиционный, т.е. в зависимости от значени  приоритетного кода возбуждаетс  один соответствующий выход. Единичный сигнал открывает через элементы ИЛИ 8 соответствующие элементы И 5. Так, если приоритетный код равен О, то возбужден первый выход дешифратора , который через элементы ИЛИ открывает по вторым входам все элементы ИЗ, выходы которых соедийены с элементами И 6. С помощью этих элементов обеспечиваетс  выбор запроса на обслуживание, дл  которого установлен приоритет в регистре 14. Шифратор 10, входы которого под . ключены к выходам элементов И 6, преобразует по существу позиционный код номера возбужденного входа в двоичный код номера абонента. Это позвол ет использовать тот код дл  формировани  исполнительного адреса в ЭВМ по обслуживанию запроса от абонента. Элементы И 7 обеспечивают работу злементов И 5, когда отсутствует запрос в регистре 1, которому соответствует установленный приоритетный код в регистре 14. Например,установлен пор док убывани  приоритета и в регистр 14 прин т приоритетный код дл  второго абонента, а запрос от этого абонента в регистре 1 отсутствует , В этом случае на выход устройства должен пройти на обслуживание запрос с наивысшим приоритетом на данный момент времени. Дл  этого времени пор док убывани  приоритета 2- 3-4-1. Если нет запроса от второго абонента, есть запросы от всех остальных, то пройдет запрос от третьего абонента. Если нет запро сов от второго, третьего абонентов, а есть запросы от четвертого, первого абонентов, то происходит запрос от четвертого. Если же имеет.с  только запрос от первого абонента, то он проходит на обслуживание. Таким образом, значение приорите ного кода в регистре 14 и состо ние триггера 12 определ ют пор док убывани  приоритета абонентов. Дп  четырех абонентов возможны следукнци пор дки убывани  приоритета: ,2-3-4; 2- 3-4-1, и 4-3-2-1; 3-2-1- 1-4-3-2. Устройство работает следующим об разом.Работу устройства рассмотрим при следук дих услови х. Установлен пор док убывани  прио ритета 1- 2-3-А, в регистре запросов имеютс  запросы от всех абонентов , причем на обслуживание необходимо выбрать запрос от третьего абоневта. Дп  выбора запроса от третьего абонента по входам 15 поступает в пр мом двоичном коде номер абонента в соответствии с табл.1 Т а б л и д а 1 . ,-.., Обратный Пр мой код Номер абонента код По входу 13 триггер 12 устанавливаетс  в единичное состо ние. Сигнал с единичного выхода триггера 12 обеспечивает передачу всех четырех единичных сигналов регистра запросов 1 через элементы И 3 и элементы ИЛИ 8 на первые входы элементов И 5 третьей группы. В дешифраторе 16 возбузвдаетс  третий выход, единичный сигнал которого через элементы ШШ 9j и 9, открывают только элементы И 5 и 5, При этом единичные сигналы будут нл выходах элементов И 5 и 5. С помощыо элементов И 6 обеспечиваетс  выбор наиболее приоритетного сигнала от третьего абонента следующим образ. Так как на вькодах элементов И 5 нулевые сигналы, то элементы И 6 и 63 закрыты, а по инверсньм входам отк|илты элементы И ба и 6х. Единичным сигналом с выхода элемента 5 элемент И 6 открыт , а по инверсному входу элемент И 64 закрыва етс , поэтому на входах шифратора 10 имеетс  позиционньй код 0010, который преобразуетс  шифратором 10 в двоичный код 10 в соответствии с табл.2. Т а б л и ц а 2 11.Д11Р.-1Ч - ||||... II I II I . HiJiH.- .ii.i.Hiii.. - „л, Позиционный КОД Двоичный код на на входах юифрато- входах шифратора . Пусть при прежних услови х имеютс  запросы от абонентов 1,2 и 4, Исход  из установленного пор дка убывани  приоритетов и так как отсутствует запрос от третьего абонента, то должен быть выбран на обслуживание запрос от четвертого абонента, исход  из установленного пор дка убывани  приоритета . Работа элементов.устройства аналогична. Единичные сигналы присутствуют только на входах элемента И 5л . Элемент И 6х открыт по всем входам, и шифратор 10 преобразует позиционный код 0001 в соответ ствии с таблицей 2 в двоичный код 1 Пусть при прежних услови х имеютс  запросы только от абонентов 1 и 2. В соответствии с установленным пор дком приоритета производитс  выбор наиболее приоритетного запроса от первого абонента следующим образом. Единичные сигналы присутствуют на первых входах элементов И 5 и Sg. Так как возбужден третий выход дешифратора 16 и нет запросов от третьего и четвер того абонентов то единичный сигнал с третьего выхода дешифратора через элементы И 7, ИЛИ 9,, ИЛИ 92 и ИЛИ 9 поступает на вторые входы ко ответственно элемейтов И 5|, 5 и 5 Единичные сигналы имеютс  на выхода элементов И 5, и 5 , из которых формируетс  позиционный код 1000 элементами И 6, который затем преоб разуетс  шифратором 10 в соответствии с таблицей 2 в двоичный код 00. Установлен с помощью триггера 12 следующий пор док убывани  приорите та . Пусть имеютс  запросы от всех , абонентов. Тогда единичный сигнал из четвёртого разр да через элемент И 4 и ИЛИ 8. поступает на первый вход элемента И 5,, из третьего разр да через элементы И 4 ИЛИ 8 - на первый вход элемента И 5 , из второго разр да, через элементы И 4 и ИЛИ 8 - на первьй вход элемента И 5, из первого разр да через элементы И 4 и ИЛИ 8 - на первый вход элемента И 5 . Если наивысший приоритет устанавливаетс  третьему абоненту, то пор док убывани  приоритета следующий: . С этой целью в регистр 14 прин то значение приоритета в обратном коде в соответствии с таблицей 1. При этом возбужденные будет второй выход дешифратора 16. Элементы И 7 п той группы закрыты, и единичным сигналом с второго выхода дешифратора 16 через элементы ИЛИ 92, 9 и 9 открыты элементы И 5 5з и 5 . На выходах элементов И 6 формируетс  позиционный код 0100, который преобразуетс  шифратором 10 в двоичный код Ot. Следовательно, на выходе шифратора 10 формируетс  обратный код номера абонента. При различных комбинаци х сигналов запросов и приоритетных кодов работа устройства аналогична рассмотренной . Таким образом, если триггер 12 устанавливаетс  в единичное состо ние , то в регистр 14 следует подавать значение приоритета в пр мом коде. При этом на выходе шифратора 10 формируетс  пр мой двоичный код номера абонента. Если триггер 12 устанавливаетс  в нулевое состо ние., то в регистр 14 следует подавать значение приоритета в обратном коде. При этом на выходе шифратора 10 форьдаруетс  обратный код номера абонента. Применение изобретени  позволит повысить быстродействие устройства.

Claims (1)

  1. УСТРОЙСТВО ПЕРЕМЕННОГО ПРИОРИТЕТА, содержащее триггер-, единичный и нулевой входы которого являются входами режима устройства, регистр запросов, входы которого являются группой запросных входов устройства, первую группу элементов И, первые входы которых соединены с соответствующими выходами регистра запросов, регистр, дешифратор и шифратор, выхода которого являются группой информационных выходов устройства, отличающееся тем, что, с целью повышения быстродействия за счет одновременного анализа состояния регистра запросов и приоритетного кода, оно содержит вторую, третью, четвертую и пятую группы элементов И, первую и вторую группы элементов ИЛИ, причем выходы регистра запросов соединены с первьми входами соответствующих элементов И второй группы, вторые входы которых подключены к нулевому выходу триггера, единичный выход которого соединен с вторыми входами элементов И первой группы · выходы элементов И первой и второй групп подключены соответственно к первому и второму входам одноименных элементов ИЛИ первой группы, выходы которых соединены с первыми входами одноименных элементов И третьей группы, второй вход каждого элемента И третьей группы соединен с выходом одноименного элемента ИЛИ второй группы, первый вход каждого элемента ИЛИ второй группы соединен с первым выходом дешифратора, второй вход первого элемента ИЛИ второй группы соединен с выходом первого элемента И четвертой группы, выход I -го элемента И четвертой группы, кроме первого (ΐ=1,.. И, где П - число· запросов), соединен с соответствующими входами с первого по П -й элемент ИЛИ второй группы, 4 —й выход дешифратора, кроме первого выхода, соединен с . прямым входом (»-1)-го элемента И четвертой группы и с соответствующим входом с <-го по (п + 1)-й элемент ИЛИ второй группы, выход ΐ -го (ί =2,...,п+1) элемента ИЛИ первой группы соединен с соответствующим инверсны* входом с первого по (,-1)-й элемент И четвертой группы, входы дешифратора соединены с выходами регистра, входы которого соединены с группой кодовых входов устройства, первый и второй входы первого элемента И пятой группы соединены соответственно с входом логической единицы устройства и с выходом первого элемента И третьей группы, выход каждого ί -го элемента И третьей группы (1=2,...,η) соединен с прямым входом < -го элемента И пятой трупSU ,..,1151964 пы, и .с соответствующим инверсным входом с (»+1)-го по (п+1)-й элемент И пятой группы, выход (Й+.1)-го элемента И третьей группы соединен с прямым входом (п+1)-го элемента И пятой группы, выходы элементов И пятой группы соединены с входами шифратора.
SU833664088A 1983-11-21 1983-11-21 Устройство переменного приоритета SU1151964A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833664088A SU1151964A1 (ru) 1983-11-21 1983-11-21 Устройство переменного приоритета

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833664088A SU1151964A1 (ru) 1983-11-21 1983-11-21 Устройство переменного приоритета

Publications (1)

Publication Number Publication Date
SU1151964A1 true SU1151964A1 (ru) 1985-04-23

Family

ID=21089713

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833664088A SU1151964A1 (ru) 1983-11-21 1983-11-21 Устройство переменного приоритета

Country Status (1)

Country Link
SU (1) SU1151964A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР № 450174, кл. G 06 F 9/46, 1976. 2. Авторское свидетельство СССР № 1016785, кл. G 06 F 9/46, 1983 (прототип). *

Similar Documents

Publication Publication Date Title
US4733346A (en) Data processor with multiple register blocks
US4984189A (en) Digital data processing circuit equipped with full bit string reverse control circuit and shifter to perform full or partial bit string reverse operation and data shift operation
KR910003486A (ko) 비트 순서 전환 장치
US5402368A (en) Computing unit and digital signal processor using the same
SU1151964A1 (ru) Устройство переменного приоритета
KR970029033A (ko) 프로세서의 벡터 데이타 조정 장치
US4651301A (en) Circuit arrangement for performing rapid sortation or selection according to rank
US5491803A (en) Response resolver for associative memories and parallel processors
SU1580345A1 (ru) Устройство дл выбора среднего из трех двоичных чисел
JP2679820B2 (ja) ビット反転装置
SU888121A1 (ru) Устройство дл формировани исполнительных адресов
SU1667055A1 (ru) Устройство дл умножени чисел по модулю
SU1649533A1 (ru) Устройство дл сортировки чисел
SU1691833A1 (ru) Устройство дл сортировки чисел
SU941981A1 (ru) Устройство дл сопр жени абонентского пункта с цифровой вычислительной машиной
SU1262470A1 (ru) Генератор функций Уолша
SU1416982A1 (ru) Анализатор спектра в ортогональном базисе
SU1264178A2 (ru) Устройство дл организации очереди
SU771665A1 (ru) Устройство дл сравнени чисел
SU924701A1 (ru) Универсальный цифровой преобразователь координат
SU1339562A1 (ru) Устройство дл ассоциативной загрузки данных
SU1053100A1 (ru) Устройство дл определени среднего из нечетного количества чисел
SU1432784A1 (ru) Преобразователь двоичного кода в код системы остаточных классов
SU1596463A1 (ru) Устройство дл преобразовани двоичного равновесного кода в полный двоичный код
SU1633529A1 (ru) Устройство дл мажоритарного выбора асинхронных сигналов