SU1455392A1

SU1455392A1 - Преобразователь кодов

Info

Publication number: SU1455392A1
Application number: SU874261764A
Authority: SU
Inventors: Владимир Александрович Вражнов
Original assignee: Серпуховское высшее военное командно-инженерное училище ракетных войск им.Ленинского комсомола
Priority date: 1987-06-15
Filing date: 1987-06-15
Publication date: 1989-01-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в автоматических и вычислительных устройствах дл преобразовани хранимого кода в обратный или дополнительный, а также дл выполнени пр мого и обратного счета. Цель изобретени - упрощение преобразовател кодов. На чертеже представлена функциональна схема преобразовател кодов. Преобразователь содержит разр ды 1.1 -1-.П (п 1 ,N) , каждый из которых включает в себ счетный триггер 2, элементы И 3, 4 и элемент ИЛИ 5, управл ющие входы 6.1, 6.2. Преобразователь кодов работает следующим образом. Число, записанное в преобразователь, может быть представлено либо в обратном коде, дл чего необходимо подать сигнал на управл ющий вход 6.1, либо в дополнительном коде,дл чего необходимо подать сигнал на управл ющий вход 6.2. Пр мой счет осуществл етс путем последовательного преобразовани кода исходного числа сначала в обратный , а затем в дополнительный. Обратный счет осуществл етс путем последовательного преобразовани кода исходного числа сначала в дополнительный , а затем в обратный. 1 ил.

Description

1

Изобретение относитс к вычислительной технике и может быть исполь зовано в автоматических и вычислительных устройствах дл преобразова ни хранимого кода в обратный или до полнительный, а также дл выполнени операций пр мого и обратного счета.

Целью изобретени вл етс упрощение преобразовател кодов.

На чертеже представлена функциональна схема преобразовател кодов.

Преобразователь содержит разр ды- 1.1 - 1.п (п 1,N), ка здый из которых включает в себ счетный триггер 2, элементы ИЗ, 4, элемент ИЛИ 5.

Преобразователь щим образом.

работает следую - 5

Преобразуемое число записываетс в счетные триггеры 2 (утановочные входы триггеров на чертеже не пока- . заны) и хранитс этими триггерами как

до, так и после преобразований.

10

.Дп преобразовани кода хранимого числа в обратный необходимо подать I сигнал на управл ющий вход 6.1. Дл преобразовани кода хранимого числа в дополнительный необходимо подать сигнал на управл ющий вход 6.2.

31455392

Преобразование кода хранимого числа в обратный заключаетс в инвертировании всего кода числа.

Сигнал преобразовани с управл ющего входа 6.1 преобразовател поступает непосредственно на счетный вход триггера 2 первого разр да 1.1, инвертиру его, и далее через элементы ИЛИ 5 на счетные входа 2 всех последующих 1.2 - 1«п разр дов , обеспечива инвертирование хранимого триггерами кода. Отсутствие сост заний при этом гарантируетс тем, что на первых ходах элементов . 1ШИ 5 всех 1.1 - 1.П счетных разр - :Дов сигналы отсутствуют независимо от того, на каком этапе переключени находитс триггер 2.

1)в группе младших нулевых разр дов и в самом младшем единичном разр де сигнал с управл ющего входа 6.2 на счетные входы триггеров 2 этих разр дов не поступает вообще,

2)в группе старших разр дов, следующих за самым младшим единичным разр дом, сигналы на первых входах

триггеров 1Q элементов ИЛИ 5 отсутствуют независимо от того, на каком этапе переключени наход тс триггеры этих разр дов, так как в этих разр дах отсутствуют сигналы на вторых входах первых и вторых элементов ИЗ, 4.

Операци пр мого счета осуществ- п етс в два такта, а именно путем )оследовательного преобразовани записанного в разр ды числа сначала

15

Преобразование кода хранимого чис-2о в обратный, а затем в дополнительла в дополнительный заключаетс в инвертировании части кода,, расположенной старше самой младшей единицы.

Сигнал преобразовани поступает с управл ющего входа 6.2 преобразо- ,Бател на вторые входы первого 3 и второго 4 элементов И первого разр да 1.1.. Если первый разр д хра- ;нит нулевое значение, то действие этого сигнала про вл етс на вторых ; входах первого .3 и второго 4 элем ен- ,тов И второго разр да 1.2. Если первый разр д хранит единичное значение , то. действие этого сигнала про в л етс на счетных входах триггеров 2 и первых входах элементов ИЛИ 5 второго и последующих разр дов. Рассматриза аналогичным образом ра- боту второго и последующих разр дов, можно отметить, что распространение сигнала .с управл ющего входа 6.2 через , вторые эле менты И 4 ос: тдестБл - етс в группе младших разр дов, .хран щих нулевое значение,- причем на счетные, входы триггеров 2 этих разр дов сигнал не цроходит. В самом первом разр де (после группы нулевых ,разр дов), хран щем единичное значе- :ние, осуществл етс перекомму т аи;и сигнала через первый элемент И 3 на выход элемента ИЛИ 5 этого разр да. Это приводит к инвертированию всей группы старших разр дов, следующих за самым младшим единичным разр дом, причем на счетный вход триггера 2 самого младшего единичного разр да сигнал не поступает. Отсутствие сос- т заний при этоц гарантируетс тем, что

ный код. Дл этого необходимо подать сигнал сначала на управл ющий вход 6.1, а затем на управл ющий вход 6.2. В результате модуль запн-

25 санного в разр ды числа увеличитс на единицу.

Операщ обратного счета также осуществл етс в два такта, но при этом число, записанное в разр ды,.

30 последовательно преобразуетс сначала в дополнительный, а затем в обратный код. Дл этого необходимо по; дать сигнал сначала на управл клций вход 6 ..2, а затем на управл ющий вход 6.1. В результате-iмодуль запи 1 санного в разр ды числа уменьшитс на единицу.

4.

Claims

Формула изобретени

Преобразователь кодов, содержа- пщй в ка/адом из п (п 1 jN) разр дов триггер, пр мой и инверсный выходы которого соединены с первыми входами соответственно первого и второго элементов И, выход первого элемента И соединен с первьпч входом элемента ИЛИ, выход элемента ИЛИ kaждoгo предьщущего разр да соединен со счетным входом триггера последующего разр да, вход счетного триг гера первого разр да вл етс первым управл ющим входом преобразовател , отличающийс тем,, что, с целью упрощени преобразовател , в каждом его разр де второй вход второго элемента И соединен с- вторым входом первого элемента И, второй вход элемента ИЛИ объединен

40

45

50

55

ный код. Дл этого необходимо подать сигнал сначала на управл ющий вход 6.1, а затем на управл ющий вход 6.
2. В результате модуль запн-

5 санного в разр ды числа увеличитс на единицу.

Операщ обратного счета также осуществл етс в два такта, но при этом число, записанное в разр ды,.

0 последовательно преобразуетс снача ла в дополнительный, а затем в обратный код. Дл этого необходимо по;; дать сигнал сначала на управл клций вход 6 ..2, а затем на управл ющий вход 6.1. В результате-iмодуль запи 1 санного в разр ды числа уменьшитс на единицу.

4.

Формула изобретени

Преобразователь кодов, содержа- пщй в ка/адом из п (п 1 jN) разр дов триггер, пр мой и инверсный выходы которого соединены с первыми входами соответственно первого и второго элементов И, выход первого элемента И соединен с первьпч входом элемента ИЛИ, выход элемента ИЛИ kaждoгo предьщущего разр да соединен со счетным входом триггера последующего разр да, вход счетного триггера первого разр да вл етс первым управл ющим входом преобразовател , отличающийс тем,, что, с целью упрощени преобразовател , в каждом его разр де второй вход второго элемента И соединен с- вторым входом первого элемента И, второй вход элемента ИЛИ объединен

0

5

0

5

со счетным входом триггера, выход второго элемента И каждого предьщу- щего разр да соединен с объединенными вторъми входами элементов И последующего разр да, объединенные вто- ; рые входы элементов И первого разр да вл ютс вторым управл ющим входом I преобразовател .