SU781806A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents

Description

3 Преобразователь двоичных чисел в двоичнодес тйчнь1е содержит входной регистр 1, выполненный на триггерах со счетными входами (RST-триггер), посто нное запоминающее устройство 2, информационные входы которого соединены с выходами входного регистра 1, а выходы со входами группы элементов ИЛИ 3, выходы которых подключены к счетным входам входного регистра 1. Разрешающий вход 4 посто нного запоминающего устройства соединен с нулевым выходом управл ющего триггера 5, пр мой выход 6 которого подклю чен к управл ющему входу входного регистра 1, выход которого  вл етс  выходом устройства . Вход 7 управл ющего триггера  вл етс  управл ющим входом преобразовател . При разработке преобразовател  составл етс  таблица соответствующих чисел в двоичном и двоично-дес тичном кодах, по которой строитс  посто нное запоминающее устройство и гр /тзпа элементов ИЛИ. Оба кода, преобразующий и соответствующий преобразуемый, разбиваютс  на тетрады, константы представл ютс  четырехразр дным кодом и  вл ютс  результатом суммировани  по mod 2. В таблице 1 приведены значени  констант дл  первой и второй тетрад дл  преобразовани  6- разр дного двоичного кода в двoичнo-дec тичный дe дл  простоты воспри ти , все константы и значени  преобразуемых чисел представлены в дес тичной системе исчислени .

Примечание: В - Из табл.1 видно, что дл  двух соседних значений входных кодов константы одинаковы Значени ми их  вл ютс  дл  первой тетрады числа 1, 2, 3, 5, 6, 7; дл  второй - 2, 4, 6, 8, 10, 12, 14. Пример определени  констант приведен в - 2-Таблица 2 0.001.0111 OplO, ООП i г ООП; 0100 Примечание: где бю - значение числа в дес тичной

Claims (2)

1. Таблица 1 преобразуемое число; Д константа дл  1-й тетрады; Дд - константа дл  2-й тетрады. системе исчислени ; БЗ - значение этого же числа в двоичной системе исчислени ; Ва-ю - соответствующее им двоичнодес тичное число д ; Лл - перва  и втора  константы соответственно , Таким образом, преобразуемый двоичноес тичный код получаетс  из суммировани  о mod 2 входного двоичного кода, разбитого а тетрады и константы к ннм. Преобразователь двоичного кода в двоичноес тичный , работает следующим образом. 5 После обнулени  регистра 1 сигналом тригг ра 5 разрешаетс  запись двоичного кода в регистр по кодовым входам, при поступлении на счетный вход триггера управлени  команды преобразовани , измен етс  его состо ние на обратное, и потенциал нулевого выхода тригге ра поступает на разрешающий вход 4 посто нн го запоминающего устройства, в результате чег на одном из его входов по вл етс  импульс, который, пройд  соответствующие элемен1ы ИЛИ 3, поступает на счетные входы триггеров регистра 1 и перебрасывает их из одного состо ни  в другое. Таким образом, на выходе входного регистра 1 по вл етс  двоичнодес тичный код входного кода. Врем  преобразовани  предлагаемого устрой ства равно ВЫБ.Чр. . ВЫБ Р выборки константы; t-pp - врем  переброса триггера из одного состо ни  в другое. Предлагаемый преобразователь позвол ет осуществить преобразование за один такт, в течение которого сигнал посто нного запоминающего устройства, поступив на счетные входы триггеров через соответствующие элементы ИЛИ измен ет состо ние соответствующих триггеров регистра на обратное. Это приводит к сокращению выходных адресных щин (табл. 1) в два раза и, как следствие, к снижению аппаратурных затрат преобразовател . 6 Формула изобретени  Преобразователь двоичного кода в двоичнодес тичный , содержащий входной регистр, выполненный на триггерах со счетными входами, информационные входы которого  вл ютс  входами преобразовател , и группу элементов ИЛИ, отличающийс  тем, что, с целью упрощени  преобразовател , он содержит посто нное запоминающее устройство, управл ющий триггер, вход которого  вл етс  управл ющим входом преобразовател , единичный выход соединен с управл ющим входом входного регистра, нулевой выход соединен со входом считывани  посто нного запоминающего устройства, информационные входы которого соединены с разр дными выходами входного регистра и  вл ютс  выходами преобразовател , а выходы посто нного запоминающего устройства соединены со входами элементов ИЛИ группы, выходы которых соединены со счетными входами триггеров входного регистра , вход сброса которого соединен со входом сброса преобразовател . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 356642 кл. G 06 F 5/02, 1974.
2. 2.Патент США № 3526759, кл. 235-155 1967.