SU1429111A1 - Устройство дл возведени в квадрат чисел с произвольными знаками - Google Patents
Устройство дл возведени в квадрат чисел с произвольными знаками Download PDFInfo
- Publication number
- SU1429111A1 SU1429111A1 SU864155324A SU4155324A SU1429111A1 SU 1429111 A1 SU1429111 A1 SU 1429111A1 SU 864155324 A SU864155324 A SU 864155324A SU 4155324 A SU4155324 A SU 4155324A SU 1429111 A1 SU1429111 A1 SU 1429111A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- shift
- inputs
- register
- trigger
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и предназначено дл использовани в цифровых вычислительных машинах различного назначени . Цель изобретени - упрощение устройства и расширение класса решаемых задач за счет обработки чисел в пр мом, обратном н дополнительном кодах. Поставленна цель достигаетс благодар введению в устройство, содержащее регистры сдвига 4 и 7, сз м- матор 6 и-элемент И 5, триггера i, элемента ИСКПЮЧАИЦЕЕ ИЛИ 3 и элемента И-Ш1И,2. 1 ил. с (и
Description
С
-
tmak
с4
IN:
11
: Нзобрр.тение относитс к .н;:411сли- Гельной технике и предназначено дл использопаник в цифровых вычислнтель- иых машинах различного назначени .
Цель- изобретени - упрощение уст- фойства и расширение класса решаемых фадач за счет обработки чисел в пр - Иом, обратном и дополнительном кодах, I На чертеже представлена функцио-/ Йальна схема устройствао I Устройство- содертгсит триггер I , эле |ieHT И-ШШ 2, элемент ИСКПЮЧАЮ01ЕЕ ИЛИ 3, первый регистр 4 сдвига, эле-- fieHT И 5, сумматор 6, второй регистр сдвига, входы 8-14 и выходы 15 и 16 I ; Устройство работает следующим об- j:a3OM,
; Перед началом использовани на |вход 10 подаетс сигнал сброса, Ре- Ьистры 4 и 7 и триггер i обнул ютс Если Число X представлено в пр мом коде - на входы 12 и 13 подаютс сигналы . На выходе элемента И-РШ посто нно генерируетс ноль и триггер 1 остаетс в нуле. Так как возведение в квадрат состоит из одинаковых циклов , ограничимс рассмотрением одного i-ro цикла. В i-M цикле на вход 14 подаетс i-й разр д аргумента X;, кото- .рый проходит через элемент 3, не ме- н сь, на вход регистра 4 На вход 8 подаетс сигнал сдвига С,, содержи- мо в регистра 4 сдвигаетс , X; записы- :ваетс в 1-й разр д. Одновременно в регистре 7 сдвигаетс на 2 разр да влево ранее накопленна сумма частичных квадратов. Два очередных младших разр да квадрата числа считьшаютс с выходов 15, На выходах регистра 4 формируетс очередной частичный квадрат . В сумматоре 6 этот -й частичный квадрат суммируетс с ранее накопленной суммой часпгичных квадр а- тов и нова сумма поступает на входы регистра 7. На вход 11 подаетс
сигнал записи Если X, 1, нова сумма записываетс в раги стр 7, Если Х| О, сигнал С не проходит на вход управлени записью регистра 7 и его содержимое не мен етс . После выпол- 50 нени последнего п-го цикла с. выходов 16 считываютс п старших разр дов квадрата (старшие разр ды справа). Младшие разр ды могут быть считаны с выхода 15„ Пусть аргумент X пред- 55 ставлен в обратном коде. Тогда после сигнала сброса на вход 13 подаетс сигнал П1 . Если , сигнал П1 не
20
29
п j
25 зо
5
0 5
1112
проходит через элемент ИЧШН, триггер 1 остаетс в нулевом положении и разр ды аргумента проход т через элемент 3, не мен сь. Работа устройства не отличаетс от рассмотренного выше случа . Если , сигнал HI переводит триггер 1 в единичное состо ние и все разр ды X поступают на вход регистра 4 нроинвертированными. В остальном работа квадратора не мен етс .
Пусть аргумент X представлен в дополнительном коде. Тогда после сигнала сброса на вход 12 подаетс сигнал П2, равный 1, в течение всей операции возведени в квадрат. Если , элементы И элемента И-ИЛИ 2 заперты, триггер 1 остаетс в нуле„ X проходит на вход регистра 4, не мен сь. Если X iO, младшие нули аргумента и его перва значаща единица проход т на вход регистра 4, не мен сь. Перва значаща едд ница, задержанна на один цикл, проходит через элемент И-ИЛИ и перебрасьшает триггер 1 в единичное состо ние. Поэтому все последующие , разр ды аргумента проинвер- тируютс . На вход регистра 4 всегда будет поступать модуль аргумента. .Поэтому операци возведени в квадрат , независимо от кода, в котором представлен аргумент, будет выполн тьс правильно
Claims (1)
- Формула изобретениУстройство дл возведени в квадрат чисел с произвольными знаками, содержащее первый и второй регистры сдвига, сумматор и элемент И, причем выходы разр дов с третьего по п-й сумматора соединены с соответствующими разр дными входами второго регистра сдвига, выходы которого вл ютс выходами устройства, вход управлени сдвигом первого регистра подключен к входу управлени сдвигом устройства, отличаю 1ц ее с тем, что, с целью упрощени устройства и расширени класса решаемых задач путем обработки чисел в пр мом, обратном и дополнительном кодах, в него введены триггер, элемент ИСКПЮ- ЧАЮСЩЕ ИЛИ и элемент И-МЛИ, причем входы элемента HCKrm4AJODlEE ИЛИ соединены с информационным входом и выходом триггера, а его выход - с информационным входом первого регистра3142сдвига, вход сброса которого и одноименные входы второго регистра сдвига и триггера соединены с входом сброса устройства, вход управлени сдвигом второго регистра сдвига соединен с входом управлени сдвигом устройства, пр мые выходы разр дов, с третьего по п-й, первого регистра сдвига соединены с первыми входами сумматора, вторые входы которого подключены к пр мым выходам разр дов, с третьего по п-й, второго регистра сдвига, пр мой и инверсный выходы второго разр да первого регистра . сдвига соединены с входами первого и второго разр дов второго регистрасдвига соответственно, пр мой выход первого разр да первого регистра сдвига соединен с первыми входами элементов И и ИЛИ, второй вход элемента И подклкэчен к входу синхронизации устройства, а его выход - к информационному входу второго регистра сдвига, второй вход элемента И-ИПИ соединен с входом задани признака дополнительного кода устройства, вход задани знака которого подключен к третьему и четвертому входам элемента И-ИШ, п тый вход которого соединен с входом задани признака обратного кода устройства, а выход - с S-входом триггера.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864155324A SU1429111A1 (ru) | 1986-12-02 | 1986-12-02 | Устройство дл возведени в квадрат чисел с произвольными знаками |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864155324A SU1429111A1 (ru) | 1986-12-02 | 1986-12-02 | Устройство дл возведени в квадрат чисел с произвольными знаками |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1429111A1 true SU1429111A1 (ru) | 1988-10-07 |
Family
ID=21270582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864155324A SU1429111A1 (ru) | 1986-12-02 | 1986-12-02 | Устройство дл возведени в квадрат чисел с произвольными знаками |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1429111A1 (ru) |
-
1986
- 1986-12-02 SU SU864155324A patent/SU1429111A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 640291, кл. G 06 F 7/552, 1977. Авторское свидетельство СССР № 1137465, кл. С, 06 F 7/552, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1429111A1 (ru) | Устройство дл возведени в квадрат чисел с произвольными знаками | |
SU1562966A1 (ru) | Устройство дл выбора асинхронных сигналов по критерию М из N | |
SU1103236A1 (ru) | Устройство дл загрузки данных | |
SU1444760A1 (ru) | Устройство дл возведени в квадрат последовательного р да чисел | |
SU1619243A2 (ru) | Генератор последовательности весов кода | |
SU911510A1 (ru) | Устройство дл определени максимального числа | |
SU1280639A1 (ru) | Устройство дл загрузки данных | |
SU1053100A1 (ru) | Устройство дл определени среднего из нечетного количества чисел | |
SU1425656A1 (ru) | Арифметическое устройство | |
SU1425674A1 (ru) | Контролируемое арифметическое устройство | |
SU690477A1 (ru) | Цифровое устройство ограничени числа по модулю | |
SU928342A1 (ru) | Устройство дл сортировки чисел | |
SU407312A1 (ru) | Приоритетное устройство для выполняемых | |
SU1427577A1 (ru) | Устройство приведени кодов Фибоначчи к минимальной форме | |
SU1405047A1 (ru) | Вычислительное устройство | |
SU494745A1 (ru) | Устройство дл синтеза многотактной схемы | |
SU1368978A2 (ru) | Пороговый элемент | |
SU588561A1 (ru) | Ассоциативное запоминающее устройство | |
SU1418705A1 (ru) | Накапливающий сумматор | |
SU781806A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU993245A1 (ru) | Преобразователь последовательного двоичного кода в число-импульсный код | |
SU1394239A1 (ru) | Логическое запоминающее устройство | |
SU1275427A1 (ru) | Устройство дл вычислени минимального покрыти | |
SU970358A1 (ru) | Устройство дл возведени в квадрат | |
SU1756881A1 (ru) | Арифметическое устройство по модулю |