SU1418705A1 - Накапливающий сумматор - Google Patents

Abstract

Изобретение может быть использовано в цифровой вычислительной технике и в устройствах цифровой автоматики . Цель изобретени  состоит в упрощении устройства за счет сокращени  числа логических элементов, на основе которых построен сумматор. Накапливающий сумматор содержит два RS- триггера, п ть логических элементов И 3-7, два элемента ИЛИ 1 и 2, три элемента НЕ 8-10. Операци  сложени  с приемом кода второго слагаемого вьшолн етс  за три временньк такта (под тактом работы устройства понимаетс  длительность исполнительных импульсов, поступающих на шины управлени  работой сумматора). По первому такту вьшолн етс  прием кода второго слагаемого. Второй временной такт отводитс  дл  формировани  и распространени  максимального сквозного переноса. По третьему временному такту формируетс  и заноситс  во второй RS-триггер результат сложени  двух двоичных чисел. При этом результат сложени  заноситс  в те же триггеры, в которых хранитс  код первого слагаемого . Дл  исключени  неопределенности значение потенциала переноса данного разр да искусственно поддерживаетс  за счет поступлени  сигнала в цепь переноса, если триггер устанавливаетс  в О, и за счет запрета распространени  сигнала переноса.в старший разр д за счет выключени  элемента И цепи сквозного переноса, если триггер устанавливаетс  в I. 2 ил. SS (Л

Description

IS

1/г

Изобретение относитс  к цифровой вычислительной технике и предназначено дл  использовани  в составе процессоров ЭВМ и устройство цифровой авто- матики.

Цель изобретени  - упрощение, сумматора .

На фиг.1 представлена функциональна  схема двух разр дов накапливающе- гр сумматора; на фиг.2 - временные ди- а раммы работы предлагаемого сумма- тфра.

I Каждый двоичный разр д сумматора (фиг.1) содержит элементы ИЛИ 1 и 2, элементы И 3-7, элементы НЕ 8-10, RS-триггеры 1, 12, вход 13 переноса из младшего разр да, вход J4 слогке- нй , вход 15 разрешени  записи опе- , вход 16 приема кода в данный

разр д.

I Рассмотрим работу сумматора при вы п лнении операции сложени  двух чи- , представленных в двоичном коде. Будем считать, что код первого слага- хранитс  в триггерах 11, а код BJroporo слагаемого поступает в триггеры 12 по шинам 16. .

По первому временному такту (t) вьшолн етс  элементарна  операций (ЭО) приема кода второго слагаемого. Дл  выполнени  этой 30 на вход 15 подаетс  исполнительный импульс. Если на входе 16 присутствует высокий (низкий) потенциал, соответствующий коду 1, то исполнительный импульс через элемент И 7 поступает на LS- вход триггера 12 и устанавливает его в единичнйе состо ние, Если на входе 16 отсутствует высокий (низкий) потенциал, что соответствует коду О то триггер 12 сохран ет или устанавливаетс  в нулевое состо ние, .

После переключени  триггера 12 в период второго временного такта начинает формироватьс  потенциал сквозного переноса, В каждом разр де сумматора во врем  такта потенциал переноса формируетс  в соответствии со следующим логическим выражением:

(Ч)

Р; (P;.,VA;)(.,Aj)S;..., (О

-,

-перенос,выработанный в i-OM р зр де-; .

-перенос,выработанный в младшем разр де;

0

5

0

5

0

5

0

5

Л,, В; - значение операндов i-ro разр да; R;, S; - значение сигналов на нулевом и единичном входах триггера 11,

Из соотношени  (1) видно, что разр дный перенос вырабатываетс  в тех разр дах сумматора, в которых триггеры 11 и 12 наход тс  в единичном состо нии . Потенциал переноса, выработанный в младшем разр де, проходит через i-й разр д только в том случае, если в рассматриваемом разр де триггеры 11 или 12 наход тс  в единичном состо нии. При этом потенциал переноса может распростран тьс  по цепи элементов ИЛИ 1, И 3 или по цепи И 4, ИЛИ 2, И 3.

По истечении второго временного такта, равного времени максимального ,. сквозного переноса, данного суммато- ра, выполн етс  временной такт,завер-, шающий операцию сложени .

В период третьего временного такта (t,) обеспечиваетс  сохранение значени  потенциала переноса, сформирован-; ного па в .данном разр де, и формирование значени  суммы в триггере II,

Сохранение значени  потенциала переноса в предложенном сумматоре до. стигаетс  за счет наличи  св зей S- и R-входов триггера 11 с элементами формировани  потенциала сквозного переноса . Так, например, если триггер за счет импульса сложени , поступившего на вход 14, устанавливаетс  в 1, то этот же импульс еще до переключени  триггера 11 и ИЛИ 2 поступает на вход НЕ 10 и запрещает прохождение потенциала переноса через И 3 данного разр да.

В том случае, если триггер 11 по tj устанавливаетс  в нулевое состо ние , то за счет передачи импульса, поступившего на S-вход триггера 11, через ИЛИ 2 на вход И 3, обеспечиваетс  сохранение потенциала переноса и после переключени  триггера 11 в нулевое состо ние.

Значение суммы в i-ом разр де сумматоров формируетс  в соответствии со следующими логическими выражени ми

S; tjPUAiV-P., ); Ri tjPi (А;Р,-.,),

(2) (3)

где t- - сигнал выполнени  операции сложени , поступивший на вход 14.

После завершени  третьего временного такта операци  сложени  закончена . Результат суммировани  кодо двух чисел хранитс  в триггерах 11, В триггерах 12 хранитс  код второго слагаемого . При необходимости сумматор позвол ет выполнить и многократное сложение один раз прин того в регистр кода второго слагаемого..

Claims (1)

1. Формула изобретени 

   Накапливающий сумматор, содержащий в каждом , разр де первый и второй RS- триггеры, первый и второй элементы ИЛИ, первый, второй, третий, четверг тый и п тый элементы И, первый и второй элементы НЕ, причем в каждом разр де первый и второй входы первого элемента И соединены соответственно с входом разрешени  записи операндов в устройство и входом соответствующего разр да, выход .этого :элемента И подключен к S-входу первого триггера , первые входы второто и третьего элементов И св заны с входом разрешени  сложени , вторые входы этих элементов соединены с входом и выходом первого элемента НЕ соответственно, выход второго элемента. И подключен

   к R-входу второго триггера и первому входу первого элемента ИЛИ, выход третьего элемента И соединен-с S- входом второго триггера и входом второго элемента НЕ, единичный выход второго триггера соединен с вторым входом первого элемента ИЛИ, первый вход второго элемента ИЛИ соединен с

   входом переноса младшего разр да сумматора , выходы первого и В орого элементов ИЛИ соединены с первым и третьим входами п того элемента И, второй вход которого св зан с выходом

   второго элемента НЕ, а выход п того элемент-а И  вл етс  выходом переноса данного разр да сумматора и .соединен с входом первого элемента НЕ, отличающийс  тем, что, с

   целью упрощени  сумматора, в каждый его разр д введен третий элемент НЕ, при этом единичный выход первого триггера соединен с первым входом четвертого элемента И и вторым входом второго элемента ИЛИ, второй вход четвертого элемента И соединен с входом переноса из младшего разр да сумматора, а выход этого элемента И св зан с третьим входом первого элемента ИЛИ

   и входом третьего элемента НЕ, выход которого подключен к третьему входу второго элемента И, выход второго элемента ИЛИ соединен с третьим входом третьего элемента И.

   а

   Тел

   Прием кода в Те 12

   it

   t3

   Тел

   Формирование переноса

   Сохранение сиенола переноса t/fpopMi/poбание суммы

   Сохранение си(нала, переноса и сло кение

   Формирование переноса

   Фие.2