SU1405047A1

SU1405047A1 - Вычислительное устройство

Info

Publication number: SU1405047A1
Application number: SU864090698A
Authority: SU
Inventors: Акоп Ервандович Саркисян; Владимир Николаевич Газиян; Рубик Карапетович Бзнуни; Григор Саркисович Гаспарян
Original assignee: Предприятие П/Я А-7390
Priority date: 1986-05-05
Filing date: 1986-05-05
Publication date: 1988-06-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в электронных вычислительных машинах. С целью повыиени быстродействи вычислительное устройство,, включающее арифметико-логический блок 1, сдвигатель 2, буферные регистры 3,8,9, коммутатор 4, блок 5 адресуе мых регистров и регистр 6 результата, дополнительно содержит регистр 7 информации с соответствующими св з ми. 2 ил,

Description

о

ел

о

Изобретение относитс к вычислительной технике и может быть использовано в ЭВМ.

Цель- изобретени - повышение быст- родействи .

На фиг.1 представлена схема вычислительного устройства; на фиг.2 - временна диаграмма работы вычисш1- тельного устройства.

Вычислительное устройство содержит арифметико-логический блок 1, сдви- гатель 2, буферный регистр 3, коммутатор 4, блок 5 адресуемых регистров, регистр 6 результата, регистр 7 ин- формации, буферные регистры 8 и 9, информационные входы 10 и 11 устройства , вход 12 задани вида операции устройства, вход 13 задани величины сдвига устройства, адресный вход 14 устройства, выход 15 блока 5, выход 16 результата устройства, выход 17 адреса устройства, тактовые входы 18- 32 устройства. Регистры, использованные в устройстве, реализованы на многофункциональном элементе К155хЛ1. На фиг.2 приведены временные диаграммы поступлени основных управл ющих сигналов в соответствии с синхросигналами С1 и С2 (входы синхронизации на Фиг.1 не показаны)J нумераци соот- ветртвует нумерации блоков и входов устройства.

Устройство работает следующим образом .

При выполнении двухадресных операций , когда оба операнда (источник и приемник) наход тс в адресуемых регистрах (блок 5), получаетс выиг- рьш во времени за счет сокращени количества машинных тактов. Например при выполнении операции сложени , содержимого регистра R2 с содержимым регистра R1 в первом такте (Т1) содержимое из регистра R2 поступает в регистр 8 и передаетс из него в регистр 6. Во втором машинном такте (Т2) содержимое регистра R1 считываетс на регистр 8, а первьй операнд из регистра 6 - на регистр 9, на вы- ходе блока 1 по вл етс результат операции, который записываетс в регистре бив блок 5 по адресу приемника (R1), Временна диаграмма вьтол нени двух адресных команд типа ре- гистр-регистр приведена на фиг.2

Двухсторонн св зь регистра 7 информации с входом 11 позвол ет во врем одного цикла обращени к оперативной пам ти прочитать два операнда (адрес или данные). Младший операнд с входа 10 устройства поступает в регистр 8, где запоминаетс . Старший операнд поступает с входа 11 устройства в регистр 7. После этого младший операнд можно записать в регистр 6 или в буферный регистр 3 или сразу использовать его как первьй операнд дл выполнени операции. Возможно совмещение выполнени операций над операндами, хран щимис в регистрах 8 и 9, с приемом операндов в регистры 3 и 7.

Если один из операндов находитс в оперативной пам ти, а второй - в одном из адресуемых регистров блока 5, то операнд, наход щийс в блоке 5, считываетс в регистр 8 и принимаетс в регистр 6,второй операнд считьшает- с из оперативной пам ти по адресу содержимого регистра 3 в регистр 8 с одновременной вьщачей первого операнда в регистр 9 и выполн етс операци . Коммутатор 4 при этом посылает на вход блока 1 и сдвигател 2 информацию , котора хранитс в регистре 8.

Формул

изобретени

Вычислительное устройство, содержащее арифметико-логический блок, сдвигатель, коммутатор, три буферных регистра, блок адресуемых регистров и регистр результата, причем выход арифметико-логического блока обьеди- нен с выходом сдвигател и соединен с информационным входом блока адресуемых .регистров и с первым информационным входом регистра результата, первый выход которого вл етс выходом результата устройства, входы задани вида операции и величины сдвига которого соединены соответственно с входом вида операции арифметико-логического блока и входом величины сдвига сдвигател , входы разрешени вьщачи арифметико-логического блока и сдвигател соединены соответственно с первьм и вторым тактовыми входами устройства, адресный вход которого соединен с входом адреса блока адресуемых регистровJ входы разрешени записи и разрешени выдачи которого соединены соответственно с третьим и четвертым тактовыми входами устройства , п тый тактовый вход которого соединен с входом разрешени записи

первого буферного регистра, выход которого вл етс выходом адреса устройства , первый информационный вход которого объединен с выходом блока адресуемых регистров, с вторым выходом регистра результата и соединен с информационным входом второго буферного регистра, управл ющий вход коммутатора соединен с шестым такто- вым входом устройства, седьмой и восьмой тактовые входы которого соединены соответственно с первым и вторым входами разрешени вьщачи регистра результата, выход третьего буфер- кого регистра соединен с первые информационным входом ари4метико-логи- ческого блока, отличающе - ее тем, что, с целью повьшени быстродействи , оно содержит регистр информации, причем выход первого буферного регистра соединен с первьм информационным входом коммутатора, выход которого соединен с вторым ин- формационньм входом арифметико-логи- ческого блока и с информационным входом сдвигател , первые информационные входы регистров результата и информации объединены, выход второго буферного регистра соединен с информационным входом первого буферного регистра , с вторым информационньм входом коммутатора, с объединенными вторыми информационными входами регистров результата и информации, первьм . выход регистра информации соединен с информационным входом второго буферного регистра, второй выход и третий информационный вход регистра информации объединены и соединены с вторым информационным входом устройства, первый выход регистра результата соединен с информационным входом третьего 6yiJ)epHoro регистра, входы разрешени записи и установки в О которого соединены соответственно с дев тым и дес тым тактовьми входами устройства, вход направлени приема регистра результата , первьм и второй входы разрешени вьщачи регистра информации, вход направлени приема регистра информации , вход установки в О второго буферного регистра соединены соответственно с тактовьми входами с одиннадцатого по п тнадцатый устройства .

C2

Ж.

r/2

20

ГГ

72

n

iLJ

Claims

Формула изобретения

Вычислительное устройство, содержащее арифметико-логический блок, сдвигатель, коммутатор, три буферных регистра, блок адресуемых регистров и регистр результата, причем выход арифметико-логического блока объединен с выходом сдвигателя и соединен с информационным входом блока адресуемых .регистров и с первым информационным входом регистра результата, первый выход которого является выходом результата устройства, входы задания вида операции и величины сдвига которого соединены соответственно с входом вида операции арифметико-логического блока и входом величины сдвига сдвигателя, входы разрешения выдачи арифметико-логического блока и сдвигателя соединены соответственно с первьм и вторым тактовыми входами устройства, адресный вход которого соединен с входом адреса блока адресуемых регистров, входы разрешения записи и разрешения выдачи которого соединены соответственно с третьим и четвертым тактовыми входами устройства, пятый тактовый вход которого соединен с входом разрешения записи з 1405047 первого буферного регистра, выход которого является выходом адреса устройства, первый информационный вход которого объединен с выходом блока адресуемых регистров, с вторым выходом регистра результата и соединен с информационным входом второго буферного регистра, управляющий вход коммутатора соединен с шестым такто- ·|θ вым входом устройства, седьмой и восьмой тактовые входы которого соединены соответственно с первым и вторым входами разрешения выдачи регистра результата, выход третьего буфер- 15 ного регистра соединен с первым информационным входом арифметико-логического блока, отличающе е с я тем, что, с целью повышения быстродействия, оно содержит регистр ₂о информации, причем выход первого буферного регистра соединен с первым информационным входом коммутатора, выход которого соединен с вторым информационные входом арифметико-логи- 25 ческого блока и с информационным входом сдвигателя, первые информационные входы регистров результата и информации объединены, выход второго бу ферного регистра соединен с информационным входом первого буферного регистра, с вторым информационным входом коммутатора, с объединенными вторыми информационными входами регистров результата и информации, первый . выход регистра информации соединен с информационным входом второго буферного регистра, второй выход и третий информационный вход регистра информации объединены и соединены с вторым информационным входом устройства, первый выход регистра результата соединен с информационным входом третьего буферного регистра, входы разрешения записи и установки в 0 которого соединены соответственно с девятым и десятым тактовыми входами устройства, вход направления приема регистра результата, первый и второй входы разрешения выдачи регистра информации, вход направления приема регистра информации, вход установки в 0 второго буферного регистра соединены соответственно с тактовьми входами с одиннадцатого по пятнадцатый устройства.