SU1589399A1

SU1589399A1 - Преобразователь кодов

Info

Publication number: SU1589399A1
Application number: SU884612128A
Authority: SU
Inventors: Андрей Владимирович Вражнов
Original assignee: Серпуховское высшее военное командно-инженерное училище ракетных войск им.Ленинского комсомола
Priority date: 1988-11-30
Filing date: 1988-11-30
Publication date: 1990-08-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в автоматических и вычислительных устройствах дл преобразовани пр мого кода в обратный или дополнительный с возможностью обратного преобразовани , а также дл выполнени операций пр мого и обратного счета. Цель изобретени - повышение быстродействи и упрощение преобразовател кодов. Преобразователь кодов содержит разр ды 1.1-1.N, каждый из которых включает в себ триггер 2, элемент И 3 и элемент ИЛИ 4. 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в автоматических и вычислительных устройствах для преобразования прямого кода в обратный или дополнительный с возможностью обратного преобразования, а также для выполнения операций прямого и обратного счета.

Цель изобретения - повышение быстродействия и упрощение преобразователя кодов, , На чертеже представлена схема преобразователя кодов. ЭД

Преобразователь кодов содержит разряды 1.1 -1.W, каждый из которых включает в себя триггеры 2, элементы И 3 и элементы ИЛИ 4, на чертеже, также показаны первый 5.1 и второй 20 ,5.2 управляющие входы.

Преобразователь работает следующим образом'.

Преобразуемое число записывается в счетные триггеры 2 (установочные 25 входы триггеров на чертеже не показаны) и хранится этими триггерами как до преобразований, так и после них,

Для преобразования кода хранимого числа в обратный необходимо подать эд сигнал на управляющий вход 5.1.

Для преобразования кода хранимого числа в дополнительный необходимо подать сигнал, на управляющий вход 5.2.

Преобразование кода хранимого числа в обратный заключается в инвертировании всех разрядов числа. Сигнал преобразования с управляющего входа . 5.1 преобразователя поступает на счетный вход триггера 2 первого разряда 1.1, инвертируя его, и далее через элементы 4 ИЛИ - на счетные входы триггеров 2 всех последующих разрядов, вызывая их инвертирование.

Преобразование кода хранимого чис- 45 па в дополнительный заключается в инвертировании части кода, расположенной старше самой младшей единицы. Сигнал преобразования поступает с управляющего входа 5.2 преобразователя на вторые входы элементов. И 3 всех разрядов 1. В самом первом разряде после группы нулевых разрядов (если такие есть), хранящем единичное значение (пусть это будет i-й разряд), сигнал с выхода элемента И 3 этого разряда поступает на соответствующие входы элементов ИЛИ 4 этого и всех последующих разрядов, а с их выходов - на счетные входы соответствующих триггеров 2. По окончании действия импульсного сигнала на входе 5.2 он исчезает одновременно с вторых входов элементов 3 и всех разрядов 1, после чего исчезает с входов и выходов элементов ИЛИ 4 всех разрядов, начиная с i-ro, после чего исчезает со счетных входов триггеров 2(i+l)-ro, (i+2)-ro и всех последующих разрядов, в результате чего они переключаются в противоположное состояние. Это’ приводит к инвертированию всей группы старших разрядов, следующих за самым младшим единичным разрядом.

Операция прямого счета осуществляется в два такта, а именно путем последовательного преобразования записанного числа сначала в обратный, а затем в дополнительный код.

Операция.обратного счета также осуществляется в два такта, в результате которых число, записанное в триггерах 2 разрядов, преобразуется сначала в дополнительный, а затем в обратный коды.

Claims

Формула изобретения Преобразователь кодов, содержащий в каждом i-м (i=1, N) разряде триггер, прямой выход которого соединен с первым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, вход триггера каждого разряда, кроме первого, соединен с выходом элемента ИЛИ предыдущего разряда, вход триггера первого разряда является первым входом преобразователя, о т. л и ч а ющ и й с я тем, что, с целью упрощения и повышения быстродействия преобразователя, в каждом i-м разряде второй вход элемента ИЛИ объединен с входом триггера первого разряда, j-й (j=3, i+1) вход элемента ИЛИ i-ro разряда, кроме первого, подключен к выходу элемента И (j-2)-ro разряда преобразователя, вторые входы элементов И каждого разряда объединены и являются вторым входом преобразователя.