SU1206767A1

SU1206767A1 - Устройство дл вычислени функций

Info

Publication number: SU1206767A1
Application number: SU843792465A
Authority: SU
Inventors: Александр Николаевич Флоренсов; Виктор Ильич Потапов; Евгений Николаевич Белютин
Original assignee: Омский политехнический институт
Priority date: 1984-07-04
Filing date: 1984-07-04
Publication date: 1986-01-23

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано дл ускоренного вычислени функций F (х,у) от двух аргументов в специальных ЭВМ. Цель изобретени - расширение функциональных возможностей устройства за счет вы- числени функций двух переменных. Устройство содержит регистр старших разр дов первого аргуме.нта, регистр младших разр дов первого аргумента, регистр старших разр дов второго аргумента, регистр младших разр дов второго аргумента, первьш, второй и третий коммутаторы, сумматор, регистр результата, сдвигатель, первый , второй, третий, четвертый, п тый , шестой, седьмой и восьмой блоки пам ти, первый, второй и третий буферные регистры, преобразователь пр мого кода в дополнительный и блок синхронизации. Вычисление функций двух переменных обеспечиваетс введением регистров старших и младших разр дов второго аргумента, двух буферных регистров, трех блоков пам ти и коммутатора. 1 ил. (П

Description

1206767

Изобретение относитс к области вычислительной техники и может быть использовано дл ускоренного вычисени функций F(х, у) от двух аргуентов в специализированных ЭВМ. 5

Цель изобретени - расширение функциональных возможностей за счет ычислени функций двух переменных.

На чертеже изображена блок-схема предлагаемого устройства.10

Устройство содержит регистр 1 тарших разр дов первого аргумена , регистр 2 младших разр дов перого аргумента, регистр 3 старших азр дов второго аргумента, регистр 4 15 ладших разр дов второго аргумента, ервый, второй и третий коммутаторы 5 - 7, соответственно, сумматор 8, егистр 9 результата, сдвигатель 10, первый, второй, третий, четвертый, . 20 п тый, шестой, седьмой и восьмой блоки пам ти 11 - 18 соответственно. Кроме того, в состав устройства вход т первый, второй и третий буферные, регистры 19 - 21, преобра- 25 зователь 22 пр мого кода в дополнительный и блок 23 синхронизации.

Устройство вычисл ет значени F (х, у) функций на основе соотношени F(x,y):F(x,y

NlFbo,i)o1 . 37- 4.|+signC - -- y

),3ign()x30

dx

.,, . ,dF(xo,y « M+SlgnC;т,

40

45

|ч, Ч.

.

где Xjj, U X определ ютс соответственно , старшими и младшими разр дами двоичного кода первого аргумента х, а УО,А у определ ютс соответственно старшими и младшими разр дами двоичного кода второго аргумента у, , ij . и погрешность соотношени (I) может быть сделана выход щей за пределы разр дной сетки путем надлежащего разбиени двоичного кода аргументов на старшие и младие разр ды.

Первый, второй, третий, четвертый, тый, шестой, седьмой и восьмой блоки 11 - 18 пам ти хран т таблицы

„ , ,dF(xo,y.,)/ 1 значении г ) S ,,) г dy dx

lOgjAy, Sg i2iii«.), р(х„,1,„) COOTетственно , где функци Sg определ тс соотношением

ши хр и мл та н ви вх ин из те Пе ре ни пу

ра ра щи ег ко на ве

io

Sg

50

55

мы ме на к вы и

па на вт кл По му вх

ни зу

Z,

ча ро пе вх

ка вт

5 0 5

0

5

с (z)-0. 1, если .

На регистрах старших 1 и младших 2 разр дов первого аргумента хран тс соответственно значени х и UX, а на регистрах старших 3 и младших 4 разр дов второго аргумента хран тс соответственно значени у илу. Преобразователь 22 в зависимости от значени на управл ющем входе передает поступающий на его информационный вход двоичный код без изменени , или преобразу в дополнительный код числа с обратным знаком. Первый, второй и третий буферные регистры запоминают поступившую на них информацию по концу тактовых импульсов от блока 23 синхронизации.

Устройство дл вычислени функций работает в п ть тактов следующим образом . В первом такте по поступающим на входы первого, второго, третьего , седьмого и восьмого блоков 11, 12, 13, 17 и 18 пам ти значени м пар кодов (х, Ур) в результате выборки на их выходах образуютс соответственно значени log /-iSij;-.

iog,, .

Sg

d dF(x« ,y,

)

dx

F(x ,УО)( используе0

5

мые в последующих тактах. Одновременно в первом такте по поступающим на входы четвертого и шестого блоком пам ти значени м д х и л у на их выходах образуютс значени и log,juy.

Во втором такте сигналы, поступающие из блока 23 синхронизации на управл ющие входы первого и второго коммутаторов 5 и 6, подключают к выходам первые их выходы. Поэтому через первый и второй коммутаторы 5 и 6 на первый и второй входы сумматора 8 поступают значе

ни log / oAZU/ и , образующие на его выходе значение

Z,log,()), цела

часть ZX(, и дробна часть kZ которого запоминаютс в конце такта на первом буферном регистре 19 и на входе п того блока 15 пам ти.

В третьем такте сигналы от блока 23 подключают к выходам первого, второго и третьего коммутаторов 5 7 соответственно второй, третий и первый их входы. П тьВГ блок 15 пам ти путем выборки из хран щейс в нем таблицы значений 2 осуществл ет преобразование , резуль тат которого поступает на информационный вход сдвигател 10, а на управл ющий его вход с выхода первого буферного регистра 19 подаетс значение . Сдвигатель 10 сдвигает

А

значение 2 на ZXQ двоичных разр дов , образу результат 2 2 :

. 2

, который передаетс через

преобразователь 22 кода, учитывающий знак значени так как

на его управл ющий вход через третий коммутатор 7 поступает значение . Результат

F -I.. их запоминаетс в конце X dx такта на втором буферном регистре 20. Одновременно, на первьй и второй входы сумматора 8 через первый и второй коммутаторы 5 и 6

поступают значени log,

2 dy

и log А и, образующие на его выходе значение Z log2 ( ),

цела часть Z и дробна часть которого запоминаютс по концу такта соответственно на первом буферном регистре 19 и входе п того бло- |Ка 15 пам ти.

В четвертом такте сигналы от блока 23 подключают к выходам первого, второго и третьего коммутаторов 5 - 7 соответственно четвертый, четвер- тьй и второй их входы. Поэтому на первьй и второй входы сумматора 8 пступают значени F ,и Г(Кд,Уо), результат сложени которых (Хд,Уд запоминаетс в конце такта на третьем буферном регистре 21. Одновременно п тьй блок 15 пам ти выполн ет преобразование uZy- 2 , сдвига- тель 10 путем сдвига 2 на Z двоичных разр дов формирует значение 2 Ч, передаваемое через преобразователь 22, на управл ющий вход которого через третий коммутатор 7

dF(xoiXL) da

dF(xo,4o ) разованием значени

запоминаемого на втором буферном регистре 20.

поступает значение Sgс обЛУ

ль оет

к

е

-

о , - - по ) ьн

бУ .

1206767

В п том такте сигналы от блока 23 подключают к выходам первого и второго коммутаторов 5 и 6 третий и второй их входы соответственно. Поэтому

5 3 сумматоре 8 происходит сложение значени F(Xg, у )+Fx из третьего буферного регистра 21 и значени FU с второго буферного регистра 20. Результат, равный в соответствии 10 с (1) значению функции F(x, у), запоминаетс на регистре 9 результата.

Claims

Формула изобретени

5 Устройство дл вычислени функций, содержащее блок синхронизации, сумматор , регистр результата, регистр старших разр дов первого аргумента, регистр младших разр дов первого ар2Q гумента, сдвигатель, преобразователь пр мого кода в дополнительньй, два коммутатора, первьй буферньй регистр, п ть блоков пам ти, причем выход регистра старших разр дов первого аргу25 мента подключен к поразр дно объединенным первым адресным входам первого , второго и третьего блоков пам ти, информационные выходы первого и второго блоков пам ти подключены соот - ветственно к первому и второму информационным входам первого коммутатора, выход которого подключен к первому информационному входу сумматора, выход регистра младших разр дов перво го аргумента подключен к адресному входу четвертого блока пам ти, выход которого йодключен к первому информационному входу второго коммутатора, выход которого подключен к второму информационному входу сумматора, выход которого подключен к поразр дно объединенным входам регистра результата , первого буферного регистра и адресному входу п того блока пам ти, информационньй выход которо 5 го подключен к информационному входу сдвигател , управл ющий вход которого подключен к выходу первого буферного регистра, выход сдвигател подключен к информационному входу

50 преобразовател пр мого кода в дополнительньй , первьй и второй выходы синхронизации блока синхронизации подключены соответственно к управл ющим входам первого и вто55 рого коммутаторов, отличающеес тем, что, с целью расширени функциональных возможностей за счет вычислений функций двух

35

40

переменных, в него введены регистр старших разр дов второго аргумента , регистр младших разр дов второго аргумента, два буферных регистра три блока пам ти, коммутатор, причем первые адресные входы шестого и седьмого блоков пам ти поразр дно объединены и подключены к выходу регистра старших разр дов первого аргумента, вторые адресные входы первого, второго, третьего, шестого и седьмого блоков пам ти объединены и подключены к выходу регистра стар- пшх разр дов второго аргумента, информационный выход третьего блока пам ти подключен к первому информационному входу третьего коммутатора , к второму информационному входу которого подключен информационный выход шестого блока пам ти, третий выход синхронизации блока синхронизации подключен к управл ющему входу третьего коммутатора, выход которого подключен к управл ющему

входу преобразовател пр мого кода в дополнительный, выход которого подключен к входу второго буферного регистра, выход которого подключен к поразр дно объединенным третьему информационному входу первого коммутатора- и второму информационному входу второго коммутатора, третий информационньш вход второго коммутатора подключен к информационному выходу седьмого блока пам ти, выход регистра младших разр дов второго аргумента подключен к адресному входу восьмого блока пам ти, информационньй выход которого подключен к четвертому информационному входу второго коммутатора, информационный вход третьего буферного регистра подключен к выходу сумматора, выход

третьего буферного регистра подключен к четвертому информационному входу первого коммутатора, выход регистра результата подключен к выходу устройства.