SU1667259A1

SU1667259A1 - Преобразователь двоичного кода в двоично-дес тичный

Info

Publication number: SU1667259A1
Application number: SU894678633A
Authority: SU
Inventors: Анатолий Артемьевич Васильев; Владимир Николаевич Лесь; Василий Кузьмич Романчук; Виталий Николаевич Смирнов; Николай Павлович Тимошенко
Original assignee: Институт Проблем Моделирования В Энергетике Ан Усср
Priority date: 1989-04-14
Filing date: 1989-04-14
Publication date: 1991-07-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в вычислительных устройствах дл преобразовани целых двоичных чисел, представленных в дополнительном коде, в двоично-дес тичные или шестнадцатиричные. Целью изобретени вл етс расширение класса решаемых задач за счет обеспечени возможности преобразовани отрицательных чисел и преобразовани двоичного кода в шестнадцатиричный код. Поставленна цель достигаетс тем, что в преобразователь двоичного кода в двоично-дес тичный, содержащий сдвиговый регистр 1, триггер 3, формирователь импульсов 4, счетчик 5, дешифратор 7, генератор импульсов 9, N сумматоров 10, регистров 11, группы N элементов ИЛИ - НЕ 12 - 14, выходной регистр 16, дополнительно введены триггер знака 2, элемент Исключающее ИЛИ 6, элемент ИЛИ - НЕ 8 и группы N элементов ИЛИ - НЕ 15. 1 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано в вычислительных устройствах дл преобразовани целых двоичных чисел, представленных в дополнительном коде, в двоично-дес тичные или шестнадцатерич- ные.

Целью изобретени вл ютс расширение класса решаемых задач за счет обеспечени возможности преобразовани отрицательных чисел и обеспечени преобразовани двоичного кода в шестнадцате- ричный код.

На чертеже представлена блок-схема преобразовател двоичного кода в двоично- дес тичный.

Преобразователь содержит сдвиговой регистр 1, триггер 2 знака, триггерЗ, формирователь 4 импульсов, счетчик 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, дешифратор 7. элемент ИЛИ-НЕ 8, генератор 9 импульсов, сумматоры 10i-10n, регистры 111-11П, четыре группы элементов ИЛИ-НЕ 12-15, выход- ной регистр 16, вход 17 знака, информационный вход 18 преобразовател , вход 19 синхронизации, вход 20 режима преобразовани , выход 21 знака преобразовател , информационный выход 22.

Сумматоры 10i и регистры 11| выполнены четырехразр дными.

Преобразователь работает следующим образом.

По приходу тактового импульса на вход 19 синхронизации преобразовател преобразуема величина, поступающа на инфор- мационный вход 18, записываетс в сдвиговой регистр 1, знаковый разр д при этом запоминаетс в триггере 2. В этот же момент формирователь 4 импульсов устанавливает в нулевое состо ние регистры 111-11П, счетчик 5. а также устанавливает в единицу триггер 3, который управл ет сдвигом сдвигового регистра 1 и разрешает работу генератора 9 импульсов.

Первый (старший) разр д преобразуемой величины с выхода регистра 1 сдвига поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6, а затем на первый вход первого операнда сумматора 1СИ младшей тетрады. При работе устройства в режиме преобразовани в двоично-дес тичный код, наличии уровн логического О на входе 20 режима преобразовани , на трех группах элементов ИЛИ-НЕ 12-14 определ етс необходимость коррекции (прибавление 6 к соответствующей тетраде преобразуемой величины).

Первый импульс с генератора 9 импульсов поступает на входы синхронизации регистров 1 11 11 п, записыва в них

промежуточный результат, а также на счетный вход счетчика 5, увеличива его содержимое на единицу, и вход синхронизации сдвигового регистра 1, осуществл сдвиг

на один разр д. Информаци с выходов регистров 111-11П поступает на входы первого слагаемого сумматоров Ют -10л со сдвигом на один разр д.

На первый вход первого слагаемого

0 сумматора 10i поступает второй (по старшинству ) разр д преобразуемой величины, поступающий с выхода сдвигового регистра 1 через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6. При помощи групп элементов ИЛИ-НЕ 125 14 анализируетс содержимое регистров. Если коррекци в каком-либо из регистров необходима, то соответствующий элемент ИЛИ-НЕ группы элементов ИЛИ-НЕ 15i- 15п вырабатывает сигнал прибавлени чис0 ла 6 в соответствующем данному регистру сумматоре.

По приходу второю и последующих импульсов с генератора 9 импульсов преобразователь продолжает работать аналогично.

5 (N 1) й импульс с генератора 9 импульсов поступает на вход синхронизации сдвига сдвигового регистра 1, на входе которого устанавливаетс N-й (младший) разр д преобразуемой величины. Выход дешифратора

0 Т- соответствующий состо нию счетчика 5, равному N-1, поступает на второй вход эле- ментл ИЛИ-НЕ 8. Если преобразуема величина - отрицательное число, то элемент ИЛИ НЕ 8 открыт, если положительное 5 закрыт Таким образом происходит прибавление единицы только дл отрицательных чисел На выходе сумматоров 10|-10П получаетс результат преобразований.

N-й импульс с генератора 9 импульсов

Q поступает на вход синхронизации регистров 1 1i-11n, переписыва в них результат преобразований Выход дешифратора 7, соответствующий состо нию счетчика 5, равному N, устанавливает триггер 3 в нулевое

5 состо ние, что запрещает работу генератора 9 импульсов.

По лриходу тактового импульса на вход 19 синхронизации информаци из регистров 111-11П переписываетс в выходной ре0 ГИСТР 6. В этот же момент преобразователь устанавливаетс в исходное состо ние.

При работе устройства в режиме преобразовани в шестнадцатеричный код наличие уровн логической 1 на входе 20

-с режима преобразовани блокирует элементы ИЛИ 15i-15n.

В этом случае происходит сдвиг без коррекции . На выходе регистров 111-11„ после окончани преобразований устанавливаетс шестнадцатеричный код.

Claims

Формула изобретени

Преобразователь двоичного кода в двоично-дес тичный , содержащий сдвиговый регистр, п последовательно соединенных сумматоров, где п - число тетрад двоично- дес тичного кода, п регистров, три группы элементов ИЛИ-НЕ, выходной регистр, триггер, формирователь импульсов, генератор импульсов, счетчик и дешифратор, вход которого соединен с выходом счетчика, тактовый вход которого соединен с выходом генератора импульсов, тактовыми входами регистров и синхровходом синхронизации сдвига сдвигового регистра, информацией- ный вход которого вл етс информацион- ным входом преобразовател , информационный выход которого вл етс информационным выходом выходного регистра , синхровход которого соединен с синх- ровходом преобразовател , входом синхронизации сдвигового регистра и входом формиоовател импульсов, единичный выход которого соединен с входом сброса счетчика и входами сброса регистров, ин- формационные входы которых соединены с выходами соответствующих сумматоров, входы трех старших разр дов первого операнда которых соответственно соединены с выходами трех младших разр дов соответ- ствующих регистров, выходы двух младших разр дов -го регистра ( - п) соединены соответственное первым и вторым входами 1-го элемента ИЛИ-НЕ первой группы, выход которого соединен с первым входом 1-го элемента ИЛИ-НЕ второй группы, выход которого соединен с первым входом 1-го элемента ИЛИ-НЕ третьей группы, вторые входы 1-х элементов ИЛИ-НЕ второй и третьей групп соединены соответственно с инверсным выходом третьего и выходом четвертого разр дов 1-го регистра, выход четвертого разр да которого соединен с входом младшего разр да первого операнда (I + 1)-го сумматора, выходы всех разр дов регистров соединены с информационными входами выходного регистра, вход генератора импульсов соединен с пр мым выходом триггера, единичный и нулевой входы которого соединены соответственно с нулевым выходом формировател импульсов и первым выходом дешифратора, инверсный выход триггера соединен с входом управлени сдвигом сдвигового регистра, входы первого и четвертого разр дов второго операнда всех сумматоров соединены с входом логического нул , отличающий- с тем, что, с целью расширени класса решаемых задач за счет обеспечени возможности преобразован, ч отрицательных чисел и возможности преобразовани двоичного кода в шестнадцатеричный код, в него введены четверта группа элементов ИЛИ-НЕ, триггер знака, элемент ИЛИ-НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с выходом сдвигового регистра и пр мым выходом триггера знака, информационный и синхровход которого соединены соответственно с входом знака и входом синхронизации преобразовател , выход знака которого соединен с выходом знака выходного регистра, вход знака которогосо- единен с пр мым выходом триггера знака, инверсный выход которого соединен с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с вторым выходом дешифратора , а выход элемента ИЛИ-НЕ сое- динен с входом переноса первого сумматора, вход режима преобразовани преобразовател соединен с первыми входами элементов ИЛИ-НЕ четвертой группы, вторые входы которых соединены с выходами соответствующих элементов ИЛИ-НЕ третьей группы, а выход 1-го элемента ИЛИ- НЕ четвертой группы соединен с входами второго и третьего разр дов второго операнда 1-го сумматора.