SU1633392A1 - Последовательный сумматор - Google Patents

Abstract

Цосчедоп.1 г ельгаш сумматор относитс  к вычислительном технике и может быть пспольтован дл  построени  снсциаличиропачных вычислительных устройств, H vn. тобретони  - расширение функциональных позможно- стей та счет штоплени  операции выделени  большего числа ит двух чисел с учетом их т на ко т. Послсдопатель- ш.ш сумматор гог(ерлиг третий коммутатор 1, четвертый коммутатор 2, регистр 3, блок 4 г)(1рм ф тьпни   чако- вых СШНПЛОР, блок S формировани  чо

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  суммировани , вычитани , выделени  большего числа in двух чисел с учетом их знаков, представпен- ных многоразр дным последовательным кодом золотой пропорции.

Цель изобретени  - расширение функциональных возможностей за счет выполнени  операций выделени  большего числа из двух чисел с учетом их знаков.

На чертеже приведена схема последовательного сумматора.

Последовательный сумматор содержит третий 1 и четвертый 2 коммутаторы, предназначенные дл  управлени  режимом работы последовательного сумматора , регистр 3 дл  промежуточного хранени  дополнительных сигналов и сигнала знака суммы (разности), блок 4 формировани  знаковых сигналов дл  формировани  знака операции и знака суммы (разности), блок 5 формировани  дополнительных сигналов дл  формировани  дополнительных сигналов и сигнала суммы (разности), триггер 6, первый элемент ИЛИ 7, первый элемент НЕ 8, второй элемент НЕ 9, первый элемент И 10, второй элемент И 11, третий элемент И 12, второй элемент ИЛИ 13, предназначение дл  формировани  сигнала, определ ющего большее число из двух чисел с учетом их знаков , первый коммутатор 14 дл  коммутации большего числа, п тый коммутатор 15 дл  коммутации знака большего числа, второй коммутатор 16 дл  коммутации сигнала суммы (разности) или большего числа, шестой коммутатор 17 дл  коммутации знака суммы (разности) или знака большего числа, тактовый вход 18 сумматора,предназначенный дл  синхронизации режима

0

5

0

5

0

5

0

5

записи регистра 3, вход 19 начааь- ной установки сумматора,предназначенный дл  обнулени  регистра 3, входы 20 и 21 знака первого и второго операндов (X, Y) сумматора соответственно , предназначенные дл  формировани  знака операции и результата, вход 22 задани  вида операции сумматора, предназначенный дл  выброса выполн емой операции, входы 23 и 24 первого и второго операндов (X, v) сумматора соответственно, предназначенные дл  формировани  результата операции, выход 25 результата сумматора, предназначенный дл  вывода результата операции , выход 26 знака сумматора,предназначенный дл  вывода знака результата операции.

Кроме того, сумматор содержит входы 27-33 разр дов с первого по седьмой информационного входа регистра 3, входы 34 и 35 разрешени  записи и установки в О регистра 3 соответственно , управл ющей вход 36, первый 37 и второй 38 информационные входы блока 4 формировани  знаковых сигналов , выходы 39-45 разр дов с первого по седьмой регистра 3 соответственно, второй 46 и первый 47 выходы блока 4 формировани  знаковых сигналов,входы 48-56 разр дов с первого по дев тый входа блока 5 формировани  дополнительных сигналов соответственно, выходы 57-63 разр дов с первого по

седьмой выхода блока 5 формировани  дополнительных сигналов соответственно , управл ющий вход 64, первый 65 и второй 66 информационные входы коммутатора 1Д, управл ющей вход 67, первый 68 и второй 69 информационные входы коммутатора 15 соответственно, выходы 70 и 71 коммутаторов 14 и 15 соответственно, первый 72 и второй 73 информационные

51

входы,управл ющий вход 74 коммутатора 16, управл ющий вход 75, первый 76 и второй 77 информационные входы коммутатора 17.

Сущность и физическа  возможность выделени  большего из модулей двух чисел, представленных последовательными кодами золотой пропорции, поступающих со старших разр дов, заключаетс  в ел ед ующе м.

Любое число в коде золотой пропорции имеет несколько форм представлени , поэтому по первой старшей значащей цифре из двух чисел нельз  достоверно определить, какое число больше При выделении большего из двух чисел с учетом знаков необходимо вначале производить анализ знаков чисел. Кс- ли знаки обоих чисел положительные, производитс  вьщеление болычего из чисел. Если знаки обоих чисел отрицательные , то дл  выделени  большего из двух чисел необходимо выдел ть модуль меньшего числа. Ксли знаки обоих чисел неодинаковые, то вьщел т необходимо положительное число. Знак результата будет знаком того числа, которое выдел етс  в качестве большего . Таким образом, анализиру  знаки поступающих операндов и управл   со- от ветственно выделением разр дов чисел , можно выделить большее число с учетом знаков.

Последовательный сумматор работает следующим образом.

При выполнении сложени  (вычитани ) требуетс  на вход 22 подать нулевой сигнал, который управл ет коммутаторами 1, 2, 16 и 17, при этом выход 25 подключаетс  к выходу 63 разр да блока 5 формировани  дополнительных сигналов, а на выход 26

подключаетс  выход 45 разр да регист- 45 рон вход которого поступает сигнал

ра 3, входы 20 и 21 знаков подключаютс  к входам 37 и 38 блока 4. Дальнейша  работа сумматора при выполнении операции сложени  (вычитани ) приведена в известном сумматоре.

При выполнении операции выделени  большего числа на вход 22 поступает единичный сигнал, который подключает через коммутаторы 1 и 2 к входам 37 и 38 блока сигналы логического нул  и логической единицы соответственно, а через коммутаторы 16 и 17 к выходам 25 и 26,- выходы коммутаторов 14 и 15.

логического нул . Па второй вход тр тьего элемента И 12 поступает сигна логического нул , на второй вход эл мента И 10 поступает нулевой сигнал

50 через элемент НЕ 8. аким образом, выходе элемента ИЛИ 13 присутствует сигнал логического нул , вследствие чего на выходе 25 формируетс  код большего операнда Y. На выходе 26

55 формируетс  единичный сигнал, определ ющий отрицательный знак числа.

Пусть операнд v намного больше п абсолютной величине операнда X. На выходе элемента ИЛИ 7 присутствует

10

20

При операции выделени  болычего число из двух положительных чисел на входы 20 и 21 поступают сигналы логического нул . Сигнал, определ ющий большее число из модул  двух чисел , формируетс  на выходе элемента ИЛИ 7 аналогично известному сумматору . Пусть число X больше числа У,при этом на выходе элемента ИЛИ 7 формируетс  сигнал логической единицы, который поступает на первый вход элемента И 10, на второй вход которого поступает единичный сигнал с выхода

15 элемента НЕ 8, вследствие чего на

выходе элемента ИЛИ формируетс  единичный сигнал, который подключает на выход коммутатора 14 большее число X, которое через коммутатор 16 поступает на выход 25. При этом на выход 26 поступает знак большего числа.

Рассмотрим три варианта работы последовательного сумматора при операции выделени  большого числа из двух отрицательных чисел, при ртом на входы 20 и 21 поступают сигналы логической единицы. Пусть число Y по модулю больше числа X, при этом на выходе элемента ПЛИ 7 (Нормируетс  сигнал логического нул , который поступает на первый вход элемента И 10 и через элемент НЕ 9 на второй вход элемента И 12, на первый вход которого поступает сигнал логической единицы. На выходе элемента II 12 формируетс  сигнал логической единицы, который передает на выход 25 операнд X.

Пусть операнд X намного больше по абсолютной величине операнда Y, при

Q этом операнд Y на вход сумматора не поступает. R этом случае на инверсном выходе триггера 6 присутствует сигнал логической единицы, который поступает на первый вход элемента И 11, на вто-

25

30

5

5 рон вход которого поступает сигнал

логического нул . Па второй вход третьего элемента И 12 поступает сигнал логического нул , на второй вход элемента И 10 поступает нулевой сигнал

через элемент НЕ 8. аким образом, на выходе элемента ИЛИ 13 присутствует сигнал логического нул , вследствие чего на выходе 25 формируетс  код большего операнда Y. На выходе 26

формируетс  единичный сигнал, определ ющий отрицательный знак числа.

Пусть операнд v намного больше по абсолютной величине операнда X. На выходе элемента ИЛИ 7 присутствует

сигнал логического нул , который через элемент НЕ 9 поступает на второй вход элемента И 12, на первый вход которого поступает сигнал логиче-

ской единицы с входа 7.1 . Таким образом , на выходе 25 формируетс  код операнда X.

Рассмотрим работу последовательного сумматора при операции выделе- ни  большего числа из двух: операнд Y по абсолютной величин 3 болыче и отрицательный, операнд X - положительный . На выходе элемента ИЛИ 7 формируетс  сигнал логического нул , который через элемент НЕ 9 поступает на второй вход элемента И 1, на первый вход которого поступает сигнал с входа 21. Таким обратом, на выходе 25 формируетс  код болычего числа X с учетом знаков.

Рассмотрим работу последовательного сумматора при операции выделени  большего числа из двух: операнд X по абсолютной величине болыче и

отрицательный, операнд V - положительный . В этом случае на выходе ле- мента ИЛИ 7 формируетс  единичны сигнал, который, пройд  через элемент НЕ 9, поступает нутевым сиг на- лом на входы элементов И 11 и 12. Единичный сигнал с. входа 20 поступает на элемент НЕ 8, где инвертируетс . Нулевой сигнал с. элемента НЕ 8 поступает на вход элемента И 10, вслед- ствие чего на выходе его формируетс  нулевой сигнал. таким образом, па вход 25 подаетс  код операнда У, а на выход 26 - знак операнда v.

Claims (1)

1. Формула изобретени 

   Последовательный сумматор, содержащий первый и второй элементы ИЛИ, первый и второй коммутаторы, блок фор мировани  дополнительных сигналов, блок формировани  знаковых сигналов и регистр, причем выходы с первого по шестой разр дов выхода блока Лорнировани  дополнительных сигналов соединены с входами соответствующих разр дов информационного входа регистра , выходы с первого по шестой разр дов которого соединены с входами соответствующих разр дов входа блока формировани  дополнительных сигналов, выход шестого разр да регистра соединен с управл ющим входом блока формировани  знаковых сигналов, первый

   , -

   0

   0

   5

   выход которого соединен с входом седьмого разр да входа блока формировани  дополнительных сигналов, второй выход блока формировани  знаковых сигналов соединен с входом седьмого разр да информационного входа регистра, входы восьмого и дев того разр дов входа блока формировани  дополнительных сигналов соединены с нходами соответственно первого и второго операндов сумматора, вход начальной установки которого соединен с входом установки р О регистра, вход разрешени  записи которого соединен с тактовым входом сумматора, первый и второй информационные вхощ.1 первого коммутатора соединены с входами соо тветстр1СН- но первого и второго операндов C.VM- матора, выход седьмого разр да выхода блока формировани  дополнительных сигналов соединен с информационным т.ходом второго коммутатора , второй информационный вход |.торот-о соединен с выходом первого м .ммутатора, вход задани  вида операции сумматора соединен с управл ющем входом второго коммутатора, пьгход которого  вл етс  выходом результата сумма т i P л, выходы шестых разр дов выхода блока (Нормировани  дополнительных сигналов и регистра соединены соответственно с первым и вторым входами первого элемента ИЛИ, о т п и ч л гс п и и с   тем, что, с целью расширени  функциональных возможностей за счет выполнени  операции выделени  Польшего числа из двух чисел с учетом их знаков, он содержит третий, четвертый, п тый и шестой коммутаторы, триггер, первый и второй элементы НЕ, первый, второй и третий элементы И, причем вход знака первого операнда сумматора соединен с первым информационным входом третьего коммутатора, выход которого соединен с первым информационным входом блока Лормир-овани  знаковых сигналов, второй информационный вход которого соединен с выходом четвертого коммутатора, первый информационным вход которого соединен с нхо- дом знака второго операнда сумматора , с первым входом третьего элемента И, выход п того коммутатора соединен с первым информационным входом шестого коммутатора, управл ющей вход которого соединен с управл юпим входом второго коммутатора, управл ющие входы первого и п того KOMMVT.ITOров соединены с выходом второго элемента ИЛИ, первый вход которого соединен с выходом второго элемента И, первый вход которого соединен с инверсным выходом триггера, второй вход второго элемента И соединен с выходом второго элемента НЕ и с вторым входом третьего элемента И, выход которого соединен с вторым входом второго эле- мента ИЛИ, третий вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом первого элемента ИЛИ и с входом второго элемента НЕ, второй вход пер- вого элемента И соединен с выходом первого элемента НЕ, вход которого соединен с первым информационным входом третьего коммутатора, с первым информационным пходом п того комму- татора и с третьим входом второго элемента И, входы установки в 1

   и в О триггера соединены соответственно с входом второго операнда сумматора и с входом начальной установки сумматора, второй информационный вход третьего коммутатора соединен с входом потенциала логического нул  сумматора, вход потенциала логической единицы которого соединен с вторым информационным входом четвертого коммутатора, управл ющий вход которого соединен с управл югтим входом третьего коммутатора и с входом задани  вида операции сумматора, выход седьмого разр да регистра соединен с вторым информационным входом шестого коммутатора, выход которого  вл етс  выходом знака сумматора,вход знака второго операнда сумматора соединен с вторым информационным входом п того коммутатора.