JPH02189080A - メモリデータ合成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、表示装４の画面に所望の文字やパターンな
どを表示させるための表示制御装置などに適用されるメ
モリデータ合成装置に関する。

〔従来の技術〕

従来より、テレビジョンの画面にチャンネルや種々の動
作状態を表す文字やパターンなどを表示させることが行
われている。第８図１よこの種の従来の表示制御装置を
示すブロック図である。

図において、水平Ｊ３よび垂直同期信号は同期信号入力
回路１を介して入力され、発振回路２および１−１カウ
ンタ３に与えられる。発振回路２は水平同期信号ごとに
リセットされつつ、所定周波数で発振する。発振回路２
の発振出力はタイミングジェネレータ４に与えられ、タ
イミングジェネレータ４はその発振出力に基づいて各部
の動作に必要なタイミング七〇を作成して各部に出力す
る。１」カウンタ３は垂直同期信号ごとにリセットされ
つつ水平同期信号をカウントする。Ｈカウンタ３のカウ
ント値は、表示すべき文字やパターンなどの表示位置を
検出するための表示位置検出回路５に与えられる。

一方、所望の文字あるいはパターン表示を行うだめのデ
ータおよびアドレスは入力制御回路６を介して入力され
る。アドレス制御回路７は、入力されたアドレスに従っ
て表示制御レジスタ８および表示用データＲＡＭ９をア
ドレス指定する。表示制御レジスタ８および表示用デー
タＲＡＭ９は同一アドレス空同上に異なったアドレスを
割当ててＲｎされており、これにより前記入力されたデ
ータがデータ制御回路１０を介して表示制御レジスタ８
　ａ３よび表示用データｒ＜ＡＭ９の指定されたアドレ
スに書込まれる。データには文字コードデータ、色情報
データ、表示モードデータ、表示位置データなどが含ま
れる。

表示位ｎ検出回路５は、表示制御レジスタ７にストアさ
れている表示位置データとト」カウンタ３のカウント値
とを比較し、両者が一致すると一致信号を、読出しアド
レス制御回路１１に与える。

これにより、読出しアドレス制御回路１１は能動化され
、表示用データＲＡＭ９に対しアドレス指定を行って、
先に書込まれたデータの読出しを開始させる。表示用デ
ータｌＩＡＭ９は、先に書込まれた文字コードデータに
対応したアドレスをキ１！ラクタｆｌＯＭ１２にりえ、
これに６谷してキｔ！ラククＲＯＭ１２からは対応の字
体フォントが読出される。

１つの字体フＡンＩ・は、例えば第６図に示すように、
オスｍドツトの画素で構成されている。キ１１ラクタＲ
ＯＭ１２がこの字体フォントをｎ文字弁内蔵しているも
のど寸れば、キ１１ラクタＲＯＭ１２の容量はｚｘｒｙ
ｌＸｎドツト相当となる。

キャラクタＲＯＭ１２から読出された字体フォントのデ
ータは、８薮に応じ合成回路１３で合成される。合成回
路１３の出力データはシフ１へレジスタ１４でパラレル
形式からシリアル形式に変換され、表示側９１１回路１
５に！ｊえられる。表示制御回路１５はシフトレジスタ
１４からの字体フＡントデータに加え、表示用デ＝りｒ
＜　Ａ　Ｍ　９から文字色お上び背柵色などを大寸色情
報データおよび表示ｉ！１１郊レジスタ８から文字の修
飾などを大寸表示モードデータを受１ノ、字体フＡント
データおよび色情報データを表示モードデータの示ず表
示モードに従って表示制御する。こうして表示制御回路
１５から、赤、緑、青の出力信号や輝度制御信号などが
導出され、これらの信号に従って画面上に所望の文字や
パターンが表示される。

キャラクタＲＯＭ１２は、例えば第９図に示すように、
読出し制御回路１６およびＲＯＭ部１７を含んで構成さ
れている。読出し制御回路１６は第１０１１に示ずよう
に、アドレスデコーダ１８および出力アドレス回路１９
より成り、またＲＯＭ部１７は同じく第１０図に示すよ
うに、ｍ個の記憶領域１７ａ〜１７ｍよりなる。第１１
図は例えば記憶領域１７１）を■綱に示したものであり
、伯の記憶領域１７ａおよび１７ｃ〜１７ｍも同様の構
成を有している。この例では、キャラクタＲＯＭ１２に
は、ｌｘｍドツトの字体フォントがｎ文字分格納されて
いるものと想定している。

第１１図を参照して、記憶領［１７ｂは、マトリクス状
に配列されたオス０個の記憶素子Ｍ１．〜Ｍ、。を含む
。各記憶素子はＮチャネルＭＯＳトランジスタより成る
。各列の記憶素子（Ｍ１１〜Ｍ、、）、　　（Ｍ１２〜
Ｍ、２　）−、（Ｍ、ｎ−Ｍ、ｎ）のゲートはイれぞれ
共通にワードラインＷＬ１゜ＷＬ２・・・ＷＬｎ！Ｐ−
接続され、また各行の記憶素子（Ｍｌ、〜Ｍ１ｎ）　、
　　（Ｍ２１〜Ｍ２ｎ）　・（Ｍ　、　、〜Ｍオ。）の
ドレインはそれぞれ共通に、ビットラインＢＬ　　、Ｂ
Ｌ、、・・・ＢＬ、に専かれる。そして、字体フォノｉ
・とじてのデータが有るビットの記憶素子のみ、そのド
レインが対応のビットラインＢＬに接続される。図にお
いては、記憶素子Ｍ３１のドレインがピッＩ・ラインＯ
Ｌ、に接続されている。

これは第６図の格子模様の位置に字体フォントのデータ
をｍ込んだことに相当する。なお、ワードラインＷＬ１
〜ＷＬ、はすべでの記憶領域１７ａ〜１７ｍに対し共通
につながっている。

ビットラインＢＬ、〜ＢＬ、はそれぞれ、ＰチャネルＭ
Ｏ８Ｉ−ランジスタＣ１〜Ｃ１を介して電源に接続され
ている。また各記憶領域１７ａ〜１７ｍごとのデータラ
インＤし１〜ＯＬ、は、ＰチャネルＭＯＳトランジスタ
Ｅ１−Ｅｌを介して電源に接続されている。毎アクセス
の最初に、タイミングジエネレータ４よりプリチャージ
信号ＰＣが所定１１間、ＰチャネルＭＯＳトランジスタ
Ｃ１〜ＣおよびＦ１〜Ｅ、のゲートに与えられ、これに
応答してトランジスタＣ−Ｃ，およびＥ１〜Ｅ　が導通
することによりビットラインＢＬ１〜ＢＬ、およびデー
タラインＤ１１〜ＤＬｍがプリチャージされる。

このプリチャージの後、表示用データＲＡＭ９よりのア
ドレスに応６して、アドレスデコード化ｌ　Ａ　１〜Ａ
、のうちのいずれか１つが、アドレスデコーダ８より対
応のワードラインＷＬに与えられる。例えばアドレスデ
コード号△１がワードラインＷＬ１に与えられたとする
と、このワードラインＷＬ１につながったすべての記憶
素子が導通する。第１１図に示す記憶領域１７ｂにおい
ては記憶素子Ｍ１１〜Ｍｉ１が導通し、ビットラインＢ
し　につながった記Ｉｃｉ素子”３１を通じて、ビット
ラインＢＬ３にプリヂＶ−ジされたＴｉ荷が引扱かれる
。

ビットライン８Ｌ　　−ＢＬ、は、ＮチャネルＭ０８１
−ランジスタより成る出力ゲート１−ランジスタＧ　　
−Ｇ、を介して、記ｔＱｆｆｉ域１７ｂのデータライン
ＤＬ２に共通に接続されている。出力ゲートトランジス
タＧ　　−Ｇ、のゲートはそれぞれυ制 御ラインＣＬ　、〜ＣＬ、に接続されている。なお制御
ラインＣＬ、〜ＣＬ、はすべての記憶領域１７ａ〜１７
ｍに対し共通につながっている。出力アドレス回路１９
は、タイミングジェネレータ４よりのタイミング信号に
応答して、信ｑ　ｔ３１　”Ｂ　を順次、制御ラインＣ
Ｌ１〜ＣＬ、に与える。

これに応答して第１１図の記憶領域１７ｂでもよ出力ゲ
ートトランジスタＧ、〜Ｇ、が順次導通し、ビットライ
ンＢＬ　　−８１，の情報が順次、データラインＤＬ２
に読出される。同様の動作が残りの記憶領域１７ａおよ
び１７Ｃ〜１７ｍについても同時に行われることにより
、ｍビットヂつの１−タが記憶領Ｍ１７ａ〜１７ｍから
データラインＯＬ１〜ＤＬ、に並列に読出される。例え
ば制すｌラインＣＬ３に信号Ｂ３が与えられたタイミン
グでは、各記１領１ｉｉＪ１７ａ　〜１７ｍのａｆｒ目
のビットラインＢＬ　　の情報がデータラインＯＬ１〜
ＤＬＩＩｌに並列に読出される。これ（ま第６図におけ
る第３行口のｒｎｌｌのデータの読出しに相当する。

〔発明が解決しようとする課題〕 従来の表示Ｌｌｌ　ｔＩｌ装置は以上のように構成され
、１回のアドレス指定で１字体フォントがアクセスされ
る。

ところで、表示制御装置の機能として、第７図に示ずよ
うに、キ１１ラクタＲＯＭ１２に格納されでいる成る７
オント１（第７図（ａ））と別の７オント２（第７図（
ｂ））とを合成して、第７図（Ｃ）に示すような合成フ
ォントとして画面に表示させることが要求される場合が
ある。このような表示の例としては、カーソル表示やア
ンダーライン表示などがある。第１２図はそのような場
合のデータ読出しのタイミング図である。プリチャージ
信号ＰＣの後、表示用データＲＡＭ９よりアドレス１が
アドレスデコーダ１８に与えられ、これに応答しＴＲ０
Ｍ部１７から対応のフォント１のデータが読出される。

そして再びプリチャージ信＠ＰＣの後、表示用データＲ
ΔＭ９よりアドレス２がアドレスデコーダ１８に与えら
れ、これに応答して８０Ｍ部１７から対応のフォント２
のデータが読出される。これらのフォント１およびフォ
ント２のデータは、例えばｍ個の並列に配６されたＲＳ
フリップフロップより成る合成回路１３に並列に与えら
れる。ＲＳフリップフロップはまずフォント１のデータ
、続いてフォント２のデータでセットされ、こうしてフ
ォント１およびフォント２のデータが合成されラッチさ
れる。こうして、第７図（Ｃ）に示ず合成フォントが作
成される。

このＪ：うに、従来の表示シリ御装首で番よ、合成フォ
ントを１ｇるためには４；ヤラクタＲＯＭ１２を複数回
アクセスし、別に設けた合成Ｕ路１３により各回の用ツ
ノを合成、すなわち論理和をとってラッチする必要があ
る。一方、表示制御装置にＪ３いては、テレビジョンの
走査タイミングに合一せて表示制御回路１５より文字、
パターン出力をブラウン管等に出力しなければならない
というｆｌｌＩｌ約がある。

このため、キャラクタＲＯＭ１２からの読出しは走査に
合せたリアルタイムなものでなければならず、アクセス
の高速性が要求される。しかしながら、キャラクタＲＯ
Ｍ１２のＷＩ＠回アクセスおよびその読出しデータの合
成をテレビジョンの走査に合せてリアルタイムに行うこ
とは非常に困難であるという問題点があった。

合成出力を１りるために１髪・ラクタＲＯＭ１２を複数
個設けることは回路構成上ムダが多く効率的ではない。

またＦ　ｔｐラクタＲＯＭ１２内に第７図（ａ）や（ｂ
）のような通常フォントに加えて第７図（Ｃ）のような
合成フォントをられなく内蔵することはやはり回路構成
上ムダが多く非効率的である。

この発明は上記問題点を解決するためになされたもので
、表示制御装置に適用した場合に効率良く合成フォノ］
−を作成できるメモリデータ合成装δを（ｑることを目
的とする。

〔課題を解決するための手段〕 この発明に係るメモリデータ合成装置は、複数のアドレ
ス信号を同時に与えるアドレス信号付与手段と、眞記複
数のアドレス信号をそれぞれ受け、その受けたアドレス
信３３に対応した識別信号を導出する複数の識別信号導
出手段と、所定の複数のデータがそれぞれ異なったアド
レスを割当てて記憶されてａ３す、前記複数の識別信号
導出手段から識別信号を同時に受けて対応のデータを共
通の出ツノ線上に読出し、その出力線上において前記読
出されたデータが論理和として合成されるメモリ手段と
を設置ノたものである。

〔作用〕

この発明にお番ジるメ［り手段には、複数のデータが異
なったアドレスを割当てて記憶されている。

メモリ手段は、複数の識別信号導出手段から複数のアド
レスに対応した？！２敗の識別信号を同時に受けて、対
応のデータを共通の出力線上に読出ず。

読出されたデータは出力線上において論理和として合成
される。

（実施例） 第１図はこの発明によるメモリデータ合成装置・を適用
した表示制御装置の一実施例を示すブロック図である。

第８図に示す従来装置との相違点は、キャラクタＲＯＭ
２１の構成を従来装置におけるキャラクタＲＯＭ１２の
構成とは異なったものとすることにより、従来ｖｔ置に
おける合成回路１３を不要にしたことである。その他の
構成は第８図に示す従来装置と同様である。

第２図はキャラクタＲＯＭ２１の一構成例を概略的に示
すブロック図であり、第３図はそのキャラクタ１１０Ｍ
２１の構成を更に詳細に示す回路図である。第２図に示
すように、キャラクタＲＯＭ２１は第１読出し制御回路
２２．第２読出し制御回路２３およびＲＯＭ部２４を含
Ｉυで構成されている。第１読出し制御回路２２は第３
図の第１アドレスデコーダ２５と出力アドレス回路２７
とに相当し、第２読出しｉ１１卯口路２３は第３図の第
２アドレスデコーダ２６と出力アドレス回路２７とに相
当する。すなわち、出力アドレス回路２７は第１および
第２読出しｖ制御回路２２．２３に共通である。この実
施例では第１アドレスデコーダ２５は表示用データＲＡ
Ｍ９からの所定のアドレスに応答してアドレスデコード
（ＩＡ１〜Ａｎ−１のいずれかを出力し、第２アドレス
デコーダ２６は表示用データＲΔＭ９からの別の所定の
アドレスに応答してアドレスデコード信号Ａ。を出力す
る。

ＲＯＭ部２４は、第３図に示すように、ｍ個の記憶領域
２４ａ〜２７１ｍより成る。第４図は例えば記憶領域２
４ｂを詳細に示す回路図であり、伯の記憶領域２４ａお
よび２４ｃ〜２４ｍら同様の構成を右している。この実
施例ではキャラクタＲＯＭ２１にはｊＸｍドツトの字体
フォントがｎ文字分格納されており、このうちワードラ
インＷＬ１〜Ｗ　Ｌ　ｎ−１に対応する特定のｎ−１文
字のうちのいずれか１文字が第１アドレスデコーダ２５
のアドレスデコード信号Ａ１〜Ａｎ−１に応答して読出
され、ワードラインＷＬ、に対応する特定の１文字が第
２アドレスデコーダ２６のアドレスデコード信号Ａ。に
応答して読出される。第４図に示寸記憶領域２４ｂの構
成は前述した第１１図に示す記憶領域１７ｂの構成と同
様であるのでここでの説明は省略する。

動作において、単一の７休フォントの読出しは前述した
従来装置の場合とほぼ同様である。すなわら、アクセス
のｎ初に、タイミングジェネレータ４よりプリチャージ
信号ＰＣが所定期間、ＰチＶネルＭｏＳトランジスタ０
１〜ＣＩおよびＥ１〜Ｆ、のゲートに与えられ、これに
応答してトランジスタＣ１〜Ｃ４およびＥ１〜Ｅ、Ｉｌ
が導通ずることによりピットライン［３Ｌ１〜ＢＬｉお
よびデータラインＤ　Ｌ　、〜ＤＬＩ１１がプリチャー
ジされる。

次いで、表示用データＲＡＭ９より第１アドレスデコー
ダ２５あるいは第２アドレスデコーダ２６に対し所望の
文字、パターンに対応するアドレスが向えられる。これ
に応答してアドレスデコード信号△１〜Ａ、のいずれか
１つが第１アドレスデコーダ２５あるいは第２アドレス
デコーダ２６から対応のワードラインＷＬに与えられる
。例えば第１アドレスデコーダ２５よりアドレスデコー
ド信号△１がワードラインＷＬ１に与えられたとすると
、このワードラインＷＬ１につながったすべての記憶素
子が導通する。第４図に示す記憶領域２４ｂにおいては
記憶素子Ｍ１１〜Ｍ１１が尋通し、ビットラインンＢＬ
３につながった記憶素子Ｍ３１を通じて、ピットライン
［３Ｌ３にブリチ１？−ジされた電荷が引抜かれる。

続いてタイミングジェネレータ４よりのタイミング信Ｂ
に応答して、出力アドレス回路２７より信号８１〜Ｂ１
が順次、制御ラインＣＬ１〜ＣＬ、に与えられる。これ
に応答して第４図の記憶領１ｔ１．２４　ｂでは出力ゲ
ートトランジスタ０１〜Ｇ。

が順次導通し、ピットラインＢ　Ｌ　１〜８ｍ、の情報
が順次、データラインＤＬ２に読出される。同社のｆｈ
作が残りの記憶領１４２４ａおよび２４ｃ〜２４ｍにつ
いても同時に行われることにより、ｎ１ビットずつのデ
ータが記憶領域２４ａ〜２４ｍからデータラインＤＬ１
〜ＤＬｌに並列に読出される。例えば制御ラインＣＬ　
　に信号Ｂ３が与えられたタイミングでは、各記憶領域
２４ａ〜２４ｍの３番目のピットラインＢＬ３の情報が
データラインＤＬ、〜ＤＬｆｌｌに並列に読出される。

これは第６図におｔプる第３行目のｍ個のデータの読出
しに相当する。

このようにしてキャラクタＲＯＭ２１から読出された所
望の字体フォントのデータは、シフトレジスタ１４でパ
ラレルデータからシリアルデータに変換され、表示制御
回路１５に与えられる。表示１１す御回路１５（よシフ
トレジスタ１４からの字体フォントデータに加え、表示
用データＲへＭ９から文字色および１！￥景色などを表
す色情報データおよび表示制御レジスタ８から文字の修
飾などを表ず表示モードデータを受け、字体フォントデ
ータおよび色情報データを表示モードデータの示す表示
モードに従って表示制御する。こうして表示制御回路１
５から、赤、緑、青の出力信号や輝度制御信号などが導
出され、これらの信号に従って画面上に所望の文字やパ
ターンが表示される。

一方、この実施例において、第７図（Ｃ）に示すような
合成フォントの読出しは第５図に示寸タイミング図に従
って１回のアクセスで実行される。

なお以下の説明では、ワードラインＷＬ１につながった
記憶素子に第７図（ａ）のフォント１が記憶され、ワー
ドラインＷＬｏにつながった記憶素子に第７図（ｂ）の
フォント２が記憶されているものとする。

第１図を参照して、フォント１および７オント２に対応
する文字コードデータが入力１１１１０回路６を介して
入力される。これらの文字コードデータは、Ｗ２Ｂ図の
従来装置と同様、アドレス制御回路７によるアドレス指
定に従って、データａＩＩＪ御回路１０を介して表示用
データＩＩＡＭ９の指定された領域に書込まれる。なお
文字コードデータ以外にも色情報データ、表示モードデ
ータ、表示用データなどが表示制御レジスタ８あるいは
表示用データＲΔＭ９に占込まれるのは第８図の従来装
置の場合と同様である。

画面の走査が表示位置に達すると、表示位置検出回路５
からの一致信号に応答して読出しアドレス制御回路１１
が能動化される。記憶領域２４ａ〜２４ｍにおいてプリ
チャージ信号ＰＣに従ってピットラインＢＬ１〜ＢＬ、
およびデータラインＤＬ１〜ＤＩ−，がプリチャージさ
れた後、表示用データＲＡＭ９は読出しアドレス制御回
路１１からの指令に従って、先に書込まれた２つの文字
コードデータに対応した２つのアドレス（アドレス１お
よびアドレス２）を同時にキャラクタＲＯＭ２１に与え
アドレス指定する。アドレス１はキャラクタ１１０Ｍ２
１の第１アドレスデコーダ２５に与えられ、アドレス２
は第２アドレスデコーダ２６に与えられる。第１アドレ
スデコーダ２５はアドレス１に応答してアドレスデコー
ド信ＣＡ１を出力し、第２アドレスデコーダ２６はアド
レス２に応答してアドレスデコード信号Ａ。を出力する
。

これに応答して、ワードラインＷＬ１およびＷ［。につ
ながったすべての記憶素子が導通する。

第４図に示ず記憶領域２４ｂにおいては、記憶素子Ｍ１
１”ＭｌｌおよびＭｌｎ”””Ｊｊｎが導通する。

これに応答してビットラインＢ１−１〜ＢＬ、に現れる
情報は、記ｖｉ累子”１１〜Ｍｉ１の情報と記憶ホ子Ｍ
１ｏ−Ｍ、。の情報との論理和となる。っまリビットラ
インＢＬ１〜ＢＬ、上においてフォント１のデータとフ
ォント２のデータとが合成される。伯の記憶領ｈｉ２４
ａおよび２４ｃ〜２４ｍにＪ３いて６同■Ｓに同様の動
作が行われる。こうしてキャラクタＲＯＭ２１内で自動
的に合成フォントのデータが生成される。

この合成フォントのデータは、出力アドレス回路２７か
ら制御ラインＣＬ１〜ＣＬ、に順次与えられる信９８１
〜Ｂ、に応答して出力ゲートＩ・ランジスタ０１〜Ｇ、
が順次導通することにより、各記憶領域２４ａ〜２４ｍ
のデータラインＯＬ１〜ＤＬｆｆｌを通じて１行くｍビ
ット）ごとのパラレル形式て゛１ヤラクタＲＯＭ２１か
ら順次読出される。このパラレルデータはシフトレジス
タ１４でシリアルデータに変換され、表示制御回路１５
に与えられる。表示制御回路１５では前述したのと同様
の動作が行われ、これにより画面上には第７図（Ｃ）に
示ずような合成フォントの表示が行われる。

以上のＪ：うに、この実施例では、キャラクタＲＯＭ２
１内にアドレスデコーダを２個設けるとともに、キトラ
クタＲＯＭ２１の構成として出力の論理和が可能なもの
を採用することににす、キ１１ラクタＲＯＭ２１内の２
ｇの字体フォントを同一タイミングでアクセスして、そ
れらの論理和′である合成７オンＩ・を１ヤラクタＲＯ
Ｍ２１内で自動的に生成して出力している。したがうて
、第８図の従来装置における合成回路１３は不要になる
。

なおキャラクタＲＯＭ２１内のアドレスデコーダは３個
以上設けてもよい。その場合にはキャラクタＲＯＭ２１
内の３個以上の字体フォントを同一タイミングでアクセ
スして、それらの論理和である合成フォントを自動的に
生成することが可能となる。さらに、第２アドレスデコ
ーダ２６がデコードすべきアドレスは上記実施例のよう
に１つでなく複数であって乙よ（、その場合には合成の
組合せの数が増加する。

なお以上は本発明によるメモリデータ合成装δを表示υ
Ｊｔ［ｌ装置のキャラクタＲＯＭのフォントデータの合
成に適用した場合について説明したが、本発明によるメ
モリデータ合成装置は他の目的でＲＯＭデータの合成を
行う必要がある場合などにも有効であることは勿論であ
る。

Ｃ発明の効果〕 以上説明したように、この発明によれば、メモリ手段に
記憶された！Ｕ数のデータを同一タイミングでアクセス
し、それらの論理和である合成データをメモリ手段内で
自動的に生成するようにしたので、例えばこの発明によ
るメｔリデータ合成装ｆ＋！ｌ？を表示制御装δのキ１
νラクタＲＯＭに適用した場合には、効率良く合成フォ
ントを作成することができるという効果がある。その結
果、テレビジョンの画面等に表示される内容がカーソル
表示やアンダーライン表示等、非常に豊富になり、多彩
な表示が容易に回能となる。また本発明によるメモリデ
ータ合成装置を集積化する場合には、識別信号導出手段
を複数設けるだけで済むので、チップサイズを小さく抑
えることが可能である。

【図面の簡単な説明】

第１図はこの発明によるメモリデータ合成装置を適用し
た表示制御装置の一実施例を示ずブロック図、第２図は
キＩＩラクタＲＯＭの一構成例を概略的に示すブロック
図、第３図はキャラクタＲＯＭの構成を詳細に示す回路
図、第４図はキャラクタＲＯＭの記憶領域を詳細に示す
回路図、第５図は合成フォントの読出しのタイミングを
示ずタイミング図、第６図は字体フォントのドツト構成
を承り図、第７図は字体フォントの合成を示す図、第８
図ｉよ従来の表示制御ＩＩＷｉｆｆｉを示すブロック図
、第９図は従来のキＰラクタＲＯＭの構成を概略的に示
すブロック図、第１０図（よ従来のキャラクタＲＯＭの
構成を詳細に示す回路図、第１１図は従来のキャラクタ
ＲＯＭの記憶領域を詳細に示す回路図、第１２図は従来
の表示制御装置におけるフォントデータの合成のタイミ
ングを示すタイミング図である。 図にｄ３いて、９は表示用データＲＡＭ、２１はキャラ
クタＲＯＭ、２２は第１読出し１ｌＪＩ御回路、２３は
第２読出し制御回路、２５は第１アドレスデコーダ、２
６は第２アドレスデコーダ、２７は出力アドレス回路、
ＢＬ１〜ＢＬ、はビットライン、ＯＬ、〜ＤＬ、はデー
タラインである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）複数のアドレス信号を同時に与えるアドレス信号
   付与手段と、 前記複数のアドレス信号をそれぞれ受け、その受けたア
   ドレス信号に対応した識別信号を導出する複数の識別信
   号導出手段と、 所定の複数のデータがそれぞれ異なつたアドレスを割当
   てて記憶されており、前記複数の識別信号導出手段から
   前記識別信号を同時に受けて対応のデータを共通の出力
   線上に読出し、その出力線上において前記読出されたデ
   ータが論理和として合成されるメモリ手段とを備えるメ
   モリデータ合成装置。