JPH08190787A - 相対バンクメモリをリフレッシュする方法及び回路 - Google Patents
相対バンクメモリをリフレッシュする方法及び回路Info
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- JPH08190787A JPH08190787A JP7227008A JP22700895A JPH08190787A JP H08190787 A JPH08190787 A JP H08190787A JP 7227008 A JP7227008 A JP 7227008A JP 22700895 A JP22700895 A JP 22700895A JP H08190787 A JPH08190787 A JP H08190787A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 メモリシステムにおけるデータブロックの迅
速なリフレッシュを与える。 【解決手段】 メモリ回路２００を設け、それに行及び
列に配列したメモリセル２０１の第１及び第２バンクを
設ける。第１の行デコーダ２１０ａを設けて、行アドレ
スの第１グループからの行アドレスに応答して第１バン
ク２０１ａ内の行を選択する。第２の行デコーダ２１０
ｂを設けて、行アドレスの第２グループからの行アドレ
スに応答して第１バンク２０１ｂ内の行を選択する。行
アドレス回路２０８、２０９を設けて、メモリ回路２０
０へのアドレスポートで受け取った単一の行アドレスに
応答して連続する行アドレスを行デコーダ２１０に現
し、その行アドレス回路２０８、２０９はリフレッシュ
モードにおいて第１グループの行アドレスのみを現す。
速なリフレッシュを与える。 【解決手段】 メモリ回路２００を設け、それに行及び
列に配列したメモリセル２０１の第１及び第２バンクを
設ける。第１の行デコーダ２１０ａを設けて、行アドレ
スの第１グループからの行アドレスに応答して第１バン
ク２０１ａ内の行を選択する。第２の行デコーダ２１０
ｂを設けて、行アドレスの第２グループからの行アドレ
スに応答して第１バンク２０１ｂ内の行を選択する。行
アドレス回路２０８、２０９を設けて、メモリ回路２０
０へのアドレスポートで受け取った単一の行アドレスに
応答して連続する行アドレスを行デコーダ２１０に現
し、その行アドレス回路２０８、２０９はリフレッシュ
モードにおいて第１グループの行アドレスのみを現す。
Description
【０００１】
【発明の属する技術分野】本願発明は概略電子機器、回
路構成及びシステムに関し、詳しくは相対バンクメモリ
をリフレッシュする方法及び回路に関する。
路構成及びシステムに関し、詳しくは相対バンクメモリ
をリフレッシュする方法及び回路に関する。
【０００２】
【従来の技術】数値及びビデオ／グラフィックデータ処
理システムのような多くの処理システムは、連続するデ
ジタルデータワード又はデジタルデータワードの流れで
作動する。例えば、典型的なグラフィック／ビデオ処理
システムは連続するピクセルデータワードを処理するも
ので、そのワードの各々は表示スクリーン上に表示され
るピクセルのフレームの対応ピクセルのカラー又はグレ
ースケールレベルを定める。一般的には、所定のフレー
ムを画定するピクセルデータのワードは表示コントロー
ラと、フレームバッファメモリと、表示との間で交換さ
れ、同一のシーケンスにおいてそのようなワードが表示
スクリーン上の対応ピクセルをリフレッシュする間に必
要とされる。数値データの処理装置においては、連続す
るデータワードが発生し、メモリに記憶され、その後、
一連の数値計算を実行するために必要なときに連続して
引き出される。各々の場合において、そのような連続す
るデータを処理装置の間で交換するために時間が必要で
あることと、システム性能を最適化するためにメモリを
最小化することとが重要となる。
理システムのような多くの処理システムは、連続するデ
ジタルデータワード又はデジタルデータワードの流れで
作動する。例えば、典型的なグラフィック／ビデオ処理
システムは連続するピクセルデータワードを処理するも
ので、そのワードの各々は表示スクリーン上に表示され
るピクセルのフレームの対応ピクセルのカラー又はグレ
ースケールレベルを定める。一般的には、所定のフレー
ムを画定するピクセルデータのワードは表示コントロー
ラと、フレームバッファメモリと、表示との間で交換さ
れ、同一のシーケンスにおいてそのようなワードが表示
スクリーン上の対応ピクセルをリフレッシュする間に必
要とされる。数値データの処理装置においては、連続す
るデータワードが発生し、メモリに記憶され、その後、
一連の数値計算を実行するために必要なときに連続して
引き出される。各々の場合において、そのような連続す
るデータを処理装置の間で交換するために時間が必要で
あることと、システム性能を最適化するためにメモリを
最小化することとが重要となる。
【０００３】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）デバイスは、多くの場合、上記のシステ
ムのように連続してアクセスされるメモリシステムの構
造に用いられる。それらのデバイスは一般的には行及び
列のアレイに配置されたダイナミック記憶セルにビット
データを収容する。この構成を用いると、全体のワード
データを構成するビットをアレイ内の隣り合うセル、つ
まり、同一行の隣り合うセルに記憶できるとともにそこ
から引き出すことができる。ページモード（バーストモ
ード）アクセスがその後一般的に用いられて、単一アド
レスサイクルの間に所定の行から１又は２以上のワード
をアクセスして処理速度の改善が行われている。ＤＲＡ
Ｍページモードアクセス（読出し又は書込みの一方）の
間に、行アドレスがデバイスアドレスポートに現れ、行
アドレスストローブ（ＲＡＳ）でラッチされ、これによ
り、アレイ内の所定の行が選択される。列アドレススト
ローブ（ＣＡＳ）が次にアドレスポートに現れ、列アド
レスストローブでラッチされ、これによって第１列が選
択されて、選択済みの行に沿った第１セルへのアクセス
が可能になる。列デコード回路（スタティック又はダイ
ナミック）は、その後、受取った列アドレスから増加し
て隣の列へ連続する列アドレスを発生し、選択行からセ
ル（ビット）の「ページ」又は連続のアクセスが可能と
なる。
リ（ＤＲＡＭ）デバイスは、多くの場合、上記のシステ
ムのように連続してアクセスされるメモリシステムの構
造に用いられる。それらのデバイスは一般的には行及び
列のアレイに配置されたダイナミック記憶セルにビット
データを収容する。この構成を用いると、全体のワード
データを構成するビットをアレイ内の隣り合うセル、つ
まり、同一行の隣り合うセルに記憶できるとともにそこ
から引き出すことができる。ページモード（バーストモ
ード）アクセスがその後一般的に用いられて、単一アド
レスサイクルの間に所定の行から１又は２以上のワード
をアクセスして処理速度の改善が行われている。ＤＲＡ
Ｍページモードアクセス（読出し又は書込みの一方）の
間に、行アドレスがデバイスアドレスポートに現れ、行
アドレスストローブ（ＲＡＳ）でラッチされ、これによ
り、アレイ内の所定の行が選択される。列アドレススト
ローブ（ＣＡＳ）が次にアドレスポートに現れ、列アド
レスストローブでラッチされ、これによって第１列が選
択されて、選択済みの行に沿った第１セルへのアクセス
が可能になる。列デコード回路（スタティック又はダイ
ナミック）は、その後、受取った列アドレスから増加し
て隣の列へ連続する列アドレスを発生し、選択行からセ
ル（ビット）の「ページ」又は連続のアクセスが可能と
なる。
【０００４】
【発明が解決しようとする課題】ページ（バースト）モ
ードを実行する現在入手可能なＤＲＡＭのページ（バー
スト）長さは、有効な列アドレススペースによって部分
的に制限を受ける。言い換えると、単一ページとしてア
クセス可能なビットの数は、所定のアドレスサイクルの
間に発生することのできる列アドレスの数に依存する。
一旦列アドレススペースが使い尽くされると、新たな行
アドレスが現れてＲＡＳの立ち下がりエッジでラッチさ
れなければならない（つまり、新たなアドレスサイクル
が初期化される）。加えて、予備チャージがアドレスサ
イクル間（つまり、ＲＡＳが高のとき）に行われなけれ
ばならず、それは追加の時間を必要とする。従って、新
たなアドレスサイクルの各々においてアクセスタイムの
不利を払うことになる。
ードを実行する現在入手可能なＤＲＡＭのページ（バー
スト）長さは、有効な列アドレススペースによって部分
的に制限を受ける。言い換えると、単一ページとしてア
クセス可能なビットの数は、所定のアドレスサイクルの
間に発生することのできる列アドレスの数に依存する。
一旦列アドレススペースが使い尽くされると、新たな行
アドレスが現れてＲＡＳの立ち下がりエッジでラッチさ
れなければならない（つまり、新たなアドレスサイクル
が初期化される）。加えて、予備チャージがアドレスサ
イクル間（つまり、ＲＡＳが高のとき）に行われなけれ
ばならず、それは追加の時間を必要とする。従って、新
たなアドレスサイクルの各々においてアクセスタイムの
不利を払うことになる。
【０００５】ＤＲＡＭに基づくメモリシステムのいずれ
のものを用いても、データのリフレッシュは重要な考慮
すべき事項となる。頻繁なリフレッシュを行わないと、
ダイナミックメモリセルに記憶されたデータ（つまり、
チャージ）は低下し又は完全に失われる。ページ又はバ
ーストモードで作動するＤＲＡＭのような、ブロックデ
ータで作動するダイナミックメモリシステムの場合に
は、多くの場合にデータのブロックを十分な時間周期で
保持する必要があり、また、連続的なブロックのリフレ
ッシュが必要となる。典型的な例では、各ＤＲＡＭデバ
イスは、カウンタを用いることによってデータ記憶持続
期間の間にブロックを連続的にリフレッシュするモード
に置かれ、そのカウンタは、各行ごとに列アドレス最小
値から列アドレス最大値までを計数することによって行
アドレスを発生する。各々の新たな行ごとに完全なＲＡ
Ｓサイクルが実行されなければならない（つまり、新た
な行アドレスが現れなければならず、またＲＡＳでラッ
チされなければならない）。新たなＲＡＳサイクルの各
々に対してアクセス時間ペナルティーが払われる。
のものを用いても、データのリフレッシュは重要な考慮
すべき事項となる。頻繁なリフレッシュを行わないと、
ダイナミックメモリセルに記憶されたデータ（つまり、
チャージ）は低下し又は完全に失われる。ページ又はバ
ーストモードで作動するＤＲＡＭのような、ブロックデ
ータで作動するダイナミックメモリシステムの場合に
は、多くの場合にデータのブロックを十分な時間周期で
保持する必要があり、また、連続的なブロックのリフレ
ッシュが必要となる。典型的な例では、各ＤＲＡＭデバ
イスは、カウンタを用いることによってデータ記憶持続
期間の間にブロックを連続的にリフレッシュするモード
に置かれ、そのカウンタは、各行ごとに列アドレス最小
値から列アドレス最大値までを計数することによって行
アドレスを発生する。各々の新たな行ごとに完全なＲＡ
Ｓサイクルが実行されなければならない（つまり、新た
な行アドレスが現れなければならず、またＲＡＳでラッ
チされなければならない）。新たなＲＡＳサイクルの各
々に対してアクセス時間ペナルティーが払われる。
【０００６】従って、改良されたメモリ構造、回路の必
要性が生じ、さらに、それらを用いてデータブロックの
迅速なリフレッシュを与える方法の必要性が生じた。
要性が生じ、さらに、それらを用いてデータブロックの
迅速なリフレッシュを与える方法の必要性が生じた。
【０００７】
【課題を解決するための手段】概略、本願発明の主体構
成は二重（相対）バンクメモリシステムにおいてダイナ
ミックメモリセルの２つのバンクを同時にリフレッシュ
する点にある。特に、本願発明の主体構成はメモリシス
テムの構造を提供する点にあり、そのシステムでは、バ
ンクの内の選択した１の中のセルを従来の読出し／書込
みモードにおいてアクセスすることができ、また、両方
のメモリバンク内のセルブロックを単一の最初の列アド
レス及び単一の最初の行アドレスに応答してリフレッシ
ュモードでリフレッシュすることができる。
成は二重（相対）バンクメモリシステムにおいてダイナ
ミックメモリセルの２つのバンクを同時にリフレッシュ
する点にある。特に、本願発明の主体構成はメモリシス
テムの構造を提供する点にあり、そのシステムでは、バ
ンクの内の選択した１の中のセルを従来の読出し／書込
みモードにおいてアクセスすることができ、また、両方
のメモリバンク内のセルブロックを単一の最初の列アド
レス及び単一の最初の行アドレスに応答してリフレッシ
ュモードでリフレッシュすることができる。
【０００８】本願発明の第１の実施例によると、メモリ
回路が設けられ、それは行及び列に配置されたメモリセ
ルの第１及び第２バンクを備える。第１行デコーダが設
けられ、行アドレスの第１のグループから得た行アドレ
スに応答して第１のバンク内の所定の行を選択する。第
２行デコーダが設けられ、行アドレスの第２のグループ
から得た行アドレスに応答して第２のバンク内の所定の
行を選択する。行アドレス回路は、そのメモリ回路への
アドレスポートで受け取った単一の行アドレスに応答し
て連続する行アドレスを行デコーダに現し、行アドレス
回路はリフレッシュモードにおいて第１のグループの行
アドレスのみを現す。リフレッシュ回路は行アドレス回
路を第２行デコーダに結合し、リフレッシュモードにお
いて、第１のグループにおいて行アドレス回路によって
現された各行アドレスを第２行デコーダで用いるために
第２グループの行アドレスに変換する。
回路が設けられ、それは行及び列に配置されたメモリセ
ルの第１及び第２バンクを備える。第１行デコーダが設
けられ、行アドレスの第１のグループから得た行アドレ
スに応答して第１のバンク内の所定の行を選択する。第
２行デコーダが設けられ、行アドレスの第２のグループ
から得た行アドレスに応答して第２のバンク内の所定の
行を選択する。行アドレス回路は、そのメモリ回路への
アドレスポートで受け取った単一の行アドレスに応答し
て連続する行アドレスを行デコーダに現し、行アドレス
回路はリフレッシュモードにおいて第１のグループの行
アドレスのみを現す。リフレッシュ回路は行アドレス回
路を第２行デコーダに結合し、リフレッシュモードにお
いて、第１のグループにおいて行アドレス回路によって
現された各行アドレスを第２行デコーダで用いるために
第２グループの行アドレスに変換する。
【０００９】本願発明の第２実施例によると、メモリ回
路が設けられ、それは行及び列に配置されたメモリセル
の第１及び第２バンクを含み、各行はワードラインコン
ダクタと関連し、各列はビットラインコンダクタと関連
する。第１行デコーダは第１バンクのワードラインに接
続されていて、行アドレスの第１グループからの行アド
レスに応答して第１バンク内の行を選択する。第２行デ
コーダは第２バンクのワードラインに接続されていて行
アドレスの第２グループからの行アドレスに応答して第
２バンク内で行を選択する。列デコーダ回路はビットラ
インに接続されていて、読出し／書込みモードの列アド
レスに応答して各バンク内の列を選択し、列デコーダ回
路はリフレッシュモードでは作動しない。センス増幅器
が第１及び第２バンクのビットラインに接続されてい
て、読出し／書込みモードの間に選択された列におい
て、選択された行を読み出すとともにリフレッシュモー
ドにおいて選択された行に沿ってセルをリフレッシュす
る。回路がさらに設けられていて予備チャージモード間
の各バンクにおいてすべてのビットラインを予備チャー
ジする。列アドレスカウンタが設けられていて、クロッ
ク信号に応答して第１列アドレスから最後の列アドレス
まで増加させることによって各行アドレスごとに連続す
る列アドレスを発生する。列アドレスマルチプレクサ回
路が設けられていて、列アドレスバスから受け取った最
初の列アドレスを列デコーダに現し、さらに、その後、
列アドレスカウンタから与えられた少なくとも第１の列
アドレスを列デコーダに現す。行アドレスカウンタが設
けられていて、読出し／書込みモードにおいて、第１行
アドレスから最後の行アドレスまで１つずつ増加させる
ことによって連続する行アドレスを発生し、これは最後
の行の最後の列アドレスに対応する列内のセルへのアク
セスの後に行われ、リフレッシュモードにおいては第１
行アドレスから最後の行アドレスまで２つずつ増加させ
て第１のグループの連続する行アドレスを発生する。行
アドレスマルチプレクサ回路は、行アドレスバスから受
け取った最初の行アドレスを行デコーダに現し、その
後、行カウンタから受け取った少なくとも第１の行アド
レスを行デコーダに現す。最後に、リフレッシュ回路は
行マルチプレクサを第２デコーダに結合し、リフレッシ
ュモードにおいて、リフレッシュ回路は第１グループ内
の各アドレスを第２グループのアドレスに変換する。
路が設けられ、それは行及び列に配置されたメモリセル
の第１及び第２バンクを含み、各行はワードラインコン
ダクタと関連し、各列はビットラインコンダクタと関連
する。第１行デコーダは第１バンクのワードラインに接
続されていて、行アドレスの第１グループからの行アド
レスに応答して第１バンク内の行を選択する。第２行デ
コーダは第２バンクのワードラインに接続されていて行
アドレスの第２グループからの行アドレスに応答して第
２バンク内で行を選択する。列デコーダ回路はビットラ
インに接続されていて、読出し／書込みモードの列アド
レスに応答して各バンク内の列を選択し、列デコーダ回
路はリフレッシュモードでは作動しない。センス増幅器
が第１及び第２バンクのビットラインに接続されてい
て、読出し／書込みモードの間に選択された列におい
て、選択された行を読み出すとともにリフレッシュモー
ドにおいて選択された行に沿ってセルをリフレッシュす
る。回路がさらに設けられていて予備チャージモード間
の各バンクにおいてすべてのビットラインを予備チャー
ジする。列アドレスカウンタが設けられていて、クロッ
ク信号に応答して第１列アドレスから最後の列アドレス
まで増加させることによって各行アドレスごとに連続す
る列アドレスを発生する。列アドレスマルチプレクサ回
路が設けられていて、列アドレスバスから受け取った最
初の列アドレスを列デコーダに現し、さらに、その後、
列アドレスカウンタから与えられた少なくとも第１の列
アドレスを列デコーダに現す。行アドレスカウンタが設
けられていて、読出し／書込みモードにおいて、第１行
アドレスから最後の行アドレスまで１つずつ増加させる
ことによって連続する行アドレスを発生し、これは最後
の行の最後の列アドレスに対応する列内のセルへのアク
セスの後に行われ、リフレッシュモードにおいては第１
行アドレスから最後の行アドレスまで２つずつ増加させ
て第１のグループの連続する行アドレスを発生する。行
アドレスマルチプレクサ回路は、行アドレスバスから受
け取った最初の行アドレスを行デコーダに現し、その
後、行カウンタから受け取った少なくとも第１の行アド
レスを行デコーダに現す。最後に、リフレッシュ回路は
行マルチプレクサを第２デコーダに結合し、リフレッシ
ュモードにおいて、リフレッシュ回路は第１グループ内
の各アドレスを第２グループのアドレスに変換する。
【００１０】本願発明の他の実施例によると、メモリが
設けられており、それは行及び列に配置されたメモリセ
ルの第１及び第２バンクを備え、各行はワードラインコ
ンダクタと関連し、各列はビットラインコンダクタと関
連する。第１行デコーダが第１バンクのワードラインに
接続されていて、行アドレスの第１のグループからの行
アドレスに応答して第１バンク内の行を選択する。第２
行デコーダが第２バンクのワードラインに接続されてい
て、行アドレスの第２のグループからの行アドレスに応
答して第２バンク内の行を選択する。回路が設けられて
いてリフレッシュモードの間、少なくともいくつかのビ
ットラインをあらかじめ（予備）チャージする。センス
増幅器が設けられていて選択されたワードライン及び予
備チャージされたビットラインと関連する各セルをリフ
レッシュする。行アドレス回路に選択的に接続された行
アドレスカウンタは、第１行アドレスから最後の行アド
レスまで２つずつリフレッシュモードにおいて増加する
ことによって第１グループの連続する行リフレッシュア
ドレスを発生する。行アドレスカウンタ及び第２行デコ
ーダを選択的に結合するリフレッシュ回路はリフレッシ
ュモードにおいて第１グループ内の行アドレスを、選択
したビットを反転させることによって第２グループ内の
行アドレスに変換する。
設けられており、それは行及び列に配置されたメモリセ
ルの第１及び第２バンクを備え、各行はワードラインコ
ンダクタと関連し、各列はビットラインコンダクタと関
連する。第１行デコーダが第１バンクのワードラインに
接続されていて、行アドレスの第１のグループからの行
アドレスに応答して第１バンク内の行を選択する。第２
行デコーダが第２バンクのワードラインに接続されてい
て、行アドレスの第２のグループからの行アドレスに応
答して第２バンク内の行を選択する。回路が設けられて
いてリフレッシュモードの間、少なくともいくつかのビ
ットラインをあらかじめ（予備）チャージする。センス
増幅器が設けられていて選択されたワードライン及び予
備チャージされたビットラインと関連する各セルをリフ
レッシュする。行アドレス回路に選択的に接続された行
アドレスカウンタは、第１行アドレスから最後の行アド
レスまで２つずつリフレッシュモードにおいて増加する
ことによって第１グループの連続する行リフレッシュア
ドレスを発生する。行アドレスカウンタ及び第２行デコ
ーダを選択的に結合するリフレッシュ回路はリフレッシ
ュモードにおいて第１グループ内の行アドレスを、選択
したビットを反転させることによって第２グループ内の
行アドレスに変換する。
【００１１】本願発明の主体構成は改良したメモリシス
テム及びデータのブロックを迅速にリフレッシュするた
めの回路を提供する。特に、それらのメモリシステム及
び回路によると、メモリのブロック全体又はメモリ自体
の全体さえも、単一の受け取り行アドレス及び単一の受
け取り列アドレスに応答して、リフレッシュさせること
ができる。
テム及びデータのブロックを迅速にリフレッシュするた
めの回路を提供する。特に、それらのメモリシステム及
び回路によると、メモリのブロック全体又はメモリ自体
の全体さえも、単一の受け取り行アドレス及び単一の受
け取り列アドレスに応答して、リフレッシュさせること
ができる。
【００１２】以下に続く本願発明の詳細な説明をより理
解しやすくするために、今までは本願発明の及び利点の
概略を大まかに述べた。本願発明の別の特徴及び利点は
本願の特許請求の範囲の主題の形式をとって以下に説明
する。着想及び開示した特定の実施例は基本原理として
実施することができ、他の構造に変更又は設計して本願
発明の同一の目的を達成できることは当業者は認識でき
るであろう。また、そのような同等の構造は特許請求の
範囲に記載した本願発明の意図及び範囲を逸脱すること
がないことも当業者は認識するであろう。
解しやすくするために、今までは本願発明の及び利点の
概略を大まかに述べた。本願発明の別の特徴及び利点は
本願の特許請求の範囲の主題の形式をとって以下に説明
する。着想及び開示した特定の実施例は基本原理として
実施することができ、他の構造に変更又は設計して本願
発明の同一の目的を達成できることは当業者は認識でき
るであろう。また、そのような同等の構造は特許請求の
範囲に記載した本願発明の意図及び範囲を逸脱すること
がないことも当業者は認識するであろう。
【００１３】
【発明の実施の形態】本願発明の主体構成及び利点は図
１乃至４に図示した実施例を参照することによって最も
理解することができる。その図において同様な番号は同
様な素子を示す。
１乃至４に図示した実施例を参照することによって最も
理解することができる。その図において同様な番号は同
様な素子を示す。
【００１４】本願発明の主体構成をグラフィック／ビデ
オ処理システムに関連する範囲で説明するが、それらの
主体構成によるメモリ構造、回路及びシステムは多数の
処理装置のどれにも用いることができ、特に、連続する
データで作動するものに用いることができる。
オ処理システムに関連する範囲で説明するが、それらの
主体構成によるメモリ構造、回路及びシステムは多数の
処理装置のどれにも用いることができ、特に、連続する
データで作動するものに用いることができる。
【００１５】図１は処理システム１００の一部の高レベ
ル機能ブロック図であり、それはグラフィック及びビデ
オ又はそれらのいずれかの表示を制御する。システム１
００は中央処理ユニット１０１、システムバス１０２、
表示コントローラ１０３、フレームバッファ１０４、デ
ジタル・アナログ変換器（ＤＡＣ）１０５及び表示装置
１０６を備える。表示コントローラ１０３、フレームバ
ッファ１０４及びＤＡＣ１０５は単一の集積回路チップ
１０７上に一緒に又は別々のチップ上に作ることができ
る。
ル機能ブロック図であり、それはグラフィック及びビデ
オ又はそれらのいずれかの表示を制御する。システム１
００は中央処理ユニット１０１、システムバス１０２、
表示コントローラ１０３、フレームバッファ１０４、デ
ジタル・アナログ変換器（ＤＡＣ）１０５及び表示装置
１０６を備える。表示コントローラ１０３、フレームバ
ッファ１０４及びＤＡＣ１０５は単一の集積回路チップ
１０７上に一緒に又は別々のチップ上に作ることができ
る。
【００１６】ＣＰＵ１０１は、システム（「親」）１０
０の全体の作動を制御し、ユーザーコマンド下で表示ユ
ニット１０６に表示する予定のグラフィックの内容を決
定し、さらに、様々なデータ処理機能を実行する。ＣＰ
Ｕ１０１は、例えば、市販のパーソナルコンピュータに
用いられる一般的な目的のマイクロプロセッサであって
もよい。ＣＰＵ１０１はシステムバス１０２を経由して
システム１００の他の部分とつながっており、システム
バス１０２は、例えば、ローカルバス、ＩＳＡバス又は
ＰＣＩバスであってもよい。ＤＡＣ１０５はコントロー
ラ１０３からデジタルデータを受けとり、応答の際に表
示装置１０６を作動させるのに必要なアナログデータを
出力する。システム１００の特定の実行に応じて、ＤＡ
Ｃ１０５は、カラーパレット、ＹＵＶからＲＧＢへのフ
ォーマット変換回路、並びにＸ及びＹズーム回路又はそ
れらのいずれかを含んで少しのオプションを指名するこ
ともこともできる。
０の全体の作動を制御し、ユーザーコマンド下で表示ユ
ニット１０６に表示する予定のグラフィックの内容を決
定し、さらに、様々なデータ処理機能を実行する。ＣＰ
Ｕ１０１は、例えば、市販のパーソナルコンピュータに
用いられる一般的な目的のマイクロプロセッサであって
もよい。ＣＰＵ１０１はシステムバス１０２を経由して
システム１００の他の部分とつながっており、システム
バス１０２は、例えば、ローカルバス、ＩＳＡバス又は
ＰＣＩバスであってもよい。ＤＡＣ１０５はコントロー
ラ１０３からデジタルデータを受けとり、応答の際に表
示装置１０６を作動させるのに必要なアナログデータを
出力する。システム１００の特定の実行に応じて、ＤＡ
Ｃ１０５は、カラーパレット、ＹＵＶからＲＧＢへのフ
ォーマット変換回路、並びにＸ及びＹズーム回路又はそ
れらのいずれかを含んで少しのオプションを指名するこ
ともこともできる。
【００１７】表示回路１０６は、例えば、ＣＲＴユニッ
ト若しくは液晶表示、エレクトロルミネッセンス表示、
プラズマ表示（ＰＬＤ）又は複数のピクセルとして表示
スクリーンに画像を表示するような他の種類の表示装置
であってもよい。さらに、表示装置１０６は、直接デジ
タルデータを受けとる（１９９４年の１月に発行された
ＩＥＥＥの「スペクトル」（Spectrum）に示されている
ような）シリコンカーバイドのようなデバイス又はデジ
タルマイクロミラーのような最先端技術のデバイスを用
いることもできる。別の例においては、「表示装置」１
０６を、他の種類のレーザプリンタ又は同様な書類視認
／プリント装置としてもよい点も認識すべきである。
ト若しくは液晶表示、エレクトロルミネッセンス表示、
プラズマ表示（ＰＬＤ）又は複数のピクセルとして表示
スクリーンに画像を表示するような他の種類の表示装置
であってもよい。さらに、表示装置１０６は、直接デジ
タルデータを受けとる（１９９４年の１月に発行された
ＩＥＥＥの「スペクトル」（Spectrum）に示されている
ような）シリコンカーバイドのようなデバイス又はデジ
タルマイクロミラーのような最先端技術のデバイスを用
いることもできる。別の例においては、「表示装置」１
０６を、他の種類のレーザプリンタ又は同様な書類視認
／プリント装置としてもよい点も認識すべきである。
【００１８】図２は本願発明に係るダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）の機能ブロック図
である。図１に示したシステムにおいては、ＤＲＡＭ２
００はフレームバッファ１０４を構成するように用いら
れているが、ＤＲＡＭ２００は広範囲の応用に適し、特
に、連続又はページ（バースト）モードアクセス動作を
必要とする応用装置に適する。ＤＲＡＭ２００は一対の
データバンク２０１ａ（バンク０）及び２０１ｂを（バ
ンク１）備え、各々はＭ行とＮ列のアレーに配置された
複数の記憶セル２０２からなる。各行の記憶セルは導電
性行ライン（ワードライン）２０３に接続され、各列の
セルは導電性列ライン（ビットライン）２０４に接続さ
れる。セル２０２、ワードライン２０３及びビットライ
ン２０４は参考として各バンク２０１に示したものであ
る。
ダム・アクセス・メモリ（ＤＲＡＭ）の機能ブロック図
である。図１に示したシステムにおいては、ＤＲＡＭ２
００はフレームバッファ１０４を構成するように用いら
れているが、ＤＲＡＭ２００は広範囲の応用に適し、特
に、連続又はページ（バースト）モードアクセス動作を
必要とする応用装置に適する。ＤＲＡＭ２００は一対の
データバンク２０１ａ（バンク０）及び２０１ｂを（バ
ンク１）備え、各々はＭ行とＮ列のアレーに配置された
複数の記憶セル２０２からなる。各行の記憶セルは導電
性行ライン（ワードライン）２０３に接続され、各列の
セルは導電性列ライン（ビットライン）２０４に接続さ
れる。セル２０２、ワードライン２０３及びビットライ
ン２０４は参考として各バンク２０１に示したものであ
る。
【００１９】制御回路２０５は、アドレスのラッチ及び
入力、メモリ２００への外部の回路及びデバイスを用い
てのデータ変換、電源入力及び分配、ＲＡＳ、ＣＡＳ及
び読出し／書込みのような制御信号の入力、並びに、必
要な内部クロックを制御する。所定の行アドレスをアド
レスポートで受け取り、行アドレスストローブ（ＲＡ
Ｓ）の受け取りとともにラッチすると、所定の行アドレ
スが内部行アドレスバス２０６に現れる。行アドレスが
ラッチされた後に、アドレスポートで受け取られた列ア
ドレスが列アドレスストローブ（ＣＡＳ）とともにラッ
チされ、内部列アドレスバス２０７に現れる。
入力、メモリ２００への外部の回路及びデバイスを用い
てのデータ変換、電源入力及び分配、ＲＡＳ、ＣＡＳ及
び読出し／書込みのような制御信号の入力、並びに、必
要な内部クロックを制御する。所定の行アドレスをアド
レスポートで受け取り、行アドレスストローブ（ＲＡ
Ｓ）の受け取りとともにラッチすると、所定の行アドレ
スが内部行アドレスバス２０６に現れる。行アドレスが
ラッチされた後に、アドレスポートで受け取られた列ア
ドレスが列アドレスストローブ（ＣＡＳ）とともにラッ
チされ、内部列アドレスバス２０７に現れる。
【００２０】行アドレスバス２０６は行アドレスマルチ
プレクサ２０８の第１入力とカウンタ２０９のデータ負
荷入力とに接続される。行マルチプレクサの第２の入力
は行アドレスカウンタ２０９の出力に接続されている。
以下にさらに説明するように、行アドレスカウンタは最
初の行アドレスをロードし、クロック信号ＲＯＷＩＮＣ
に応答してそれから増加して連続する行アドレスを発生
する。各データバンク２０１は行ライン（ワードライ
ン）デコーダ２１０に接続されている。望ましい実施例
においては、ワードラインデコーダ２１０ａは行アドレ
スマルチプレクサ２０８からの偶数のアドレス出力に応
答してバンク２０１ａ内の行をアクセスするために選択
し、ワードラインデコーダ２１０ｂは行アドレスマルチ
プレクサ２０８からの奇数のアドレス出力に応答してバ
ンク２０１ｂ内の行をアクセスするために選択する。
プレクサ２０８の第１入力とカウンタ２０９のデータ負
荷入力とに接続される。行マルチプレクサの第２の入力
は行アドレスカウンタ２０９の出力に接続されている。
以下にさらに説明するように、行アドレスカウンタは最
初の行アドレスをロードし、クロック信号ＲＯＷＩＮＣ
に応答してそれから増加して連続する行アドレスを発生
する。各データバンク２０１は行ライン（ワードライ
ン）デコーダ２１０に接続されている。望ましい実施例
においては、ワードラインデコーダ２１０ａは行アドレ
スマルチプレクサ２０８からの偶数のアドレス出力に応
答してバンク２０１ａ内の行をアクセスするために選択
し、ワードラインデコーダ２１０ｂは行アドレスマルチ
プレクサ２０８からの奇数のアドレス出力に応答してバ
ンク２０１ｂ内の行をアクセスするために選択する。
【００２１】列アドレスバス２０７は列アドレスマルチ
プレクサ２１１の第１入力とカウンタ２１２のデータ負
荷入力とに接続されている。以下に説明するように、列
アドレスカウンタ２１２は最初のアドレスをロードし、
ＣＡＳの各立下がりエッジ（または、ＣＡＳから発生し
たクロック信号）に応答してそれから増加して連続する
列アドレスを発生する。列アドレスマルチプレクサ２１
１の出力は、バンク２０１ａ、２０１ｂにそれぞれ接続
された列デコーダ／センス増幅器回路２１３ａ、２１３
ｂに結合されている。望ましい実施例においては、列デ
コーダ２１３ａ及び２１３ｂの両方ともが列アドレスマ
ルチプレクサ２１１からのそれぞれのアドレス出力に応
答する。列アドレスデコーダ／センス増幅器２１３及び
列ライン２０４はバンク２０１内の選択されたセルへの
アクセス経路を提供する。
プレクサ２１１の第１入力とカウンタ２１２のデータ負
荷入力とに接続されている。以下に説明するように、列
アドレスカウンタ２１２は最初のアドレスをロードし、
ＣＡＳの各立下がりエッジ（または、ＣＡＳから発生し
たクロック信号）に応答してそれから増加して連続する
列アドレスを発生する。列アドレスマルチプレクサ２１
１の出力は、バンク２０１ａ、２０１ｂにそれぞれ接続
された列デコーダ／センス増幅器回路２１３ａ、２１３
ｂに結合されている。望ましい実施例においては、列デ
コーダ２１３ａ及び２１３ｂの両方ともが列アドレスマ
ルチプレクサ２１１からのそれぞれのアドレス出力に応
答する。列アドレスデコーダ／センス増幅器２１３及び
列ライン２０４はバンク２０１内の選択されたセルへの
アクセス経路を提供する。
【００２２】望ましい実施例においては、列デコーダ／
センス増幅器回路２１３内のセンス増幅器は従来のセン
ス増幅器であり、それは、能動化された（選択された）
ワードライン２０３と選択されたビットライン２０４
（読出し又はリフレッシュの間にあらかじめチャージさ
れている）との交点における各セルをリフレッシュす
る。ほぼ０ボルトの電圧がそのように選択されたセル２
０２のキャパシタに記憶されると、その後、読出し又は
リフレッシュサイクルの間に、そのキャパシタは関連す
るビットライン２０４に接続され、あらかじめチャージ
されたビットライン２０４のキャパシタンスに保持され
た電荷によってチャージされる。その結果、ビットライ
ン電圧はプルダウンされる。ビットライン２０４と結合
したセンス増幅器はその電圧の低下を検知し約０ボルト
の電圧を出力する。センス増幅器からのその０ボルト電
圧出力はビットライン２０４に加えられて選択されたセ
ル２０２のキャパシタのキャパシタの電荷を約ゼロ電圧
に再記憶（リフレッシュ）する。選択セル２０２のキャ
パシタがその代わりに正の電圧を記憶すると、キャパシ
タに記憶された電荷は読出し／リフレッシュ作動の間に
関連するビットラインと結合し、その結果そのビットラ
インの電圧が増加する。関連するセンス増幅器がビット
ライン２０４上の僅かな電圧の変化を検知してそれに対
応する高電圧を出力する。この高電圧は選択されたビッ
トライン２０４に加えられ、選択セル２０２のキャパシ
タの電圧を完全に再蓄積（リフレッシュ）する。
センス増幅器回路２１３内のセンス増幅器は従来のセン
ス増幅器であり、それは、能動化された（選択された）
ワードライン２０３と選択されたビットライン２０４
（読出し又はリフレッシュの間にあらかじめチャージさ
れている）との交点における各セルをリフレッシュす
る。ほぼ０ボルトの電圧がそのように選択されたセル２
０２のキャパシタに記憶されると、その後、読出し又は
リフレッシュサイクルの間に、そのキャパシタは関連す
るビットライン２０４に接続され、あらかじめチャージ
されたビットライン２０４のキャパシタンスに保持され
た電荷によってチャージされる。その結果、ビットライ
ン電圧はプルダウンされる。ビットライン２０４と結合
したセンス増幅器はその電圧の低下を検知し約０ボルト
の電圧を出力する。センス増幅器からのその０ボルト電
圧出力はビットライン２０４に加えられて選択されたセ
ル２０２のキャパシタのキャパシタの電荷を約ゼロ電圧
に再記憶（リフレッシュ）する。選択セル２０２のキャ
パシタがその代わりに正の電圧を記憶すると、キャパシ
タに記憶された電荷は読出し／リフレッシュ作動の間に
関連するビットラインと結合し、その結果そのビットラ
インの電圧が増加する。関連するセンス増幅器がビット
ライン２０４上の僅かな電圧の変化を検知してそれに対
応する高電圧を出力する。この高電圧は選択されたビッ
トライン２０４に加えられ、選択セル２０２のキャパシ
タの電圧を完全に再蓄積（リフレッシュ）する。
【００２３】入力／出力マルチプレクサ２１４は、行ア
ドレスマルチプレクサ２０８からの出力に応答して制御
回路２０５と列デコーダ／センス増幅器２１３ａ、２１
３ｂとの間のデータの交換を制御する。望ましい実施例
においては、Ｉ／Ｏマルチプレクサ２１４によって、偶
数の行アドレスに応答して（列デコーダ／センス増幅器
２１３ａを通じて）バンク２０１ａ内でアドレスされた
セルにアクセスすることができるとともに、奇数の行ア
ドレスに応答してバンク２０１ｂ内でアドレスされたセ
ルにアクセスすることができる。
ドレスマルチプレクサ２０８からの出力に応答して制御
回路２０５と列デコーダ／センス増幅器２１３ａ、２１
３ｂとの間のデータの交換を制御する。望ましい実施例
においては、Ｉ／Ｏマルチプレクサ２１４によって、偶
数の行アドレスに応答して（列デコーダ／センス増幅器
２１３ａを通じて）バンク２０１ａ内でアドレスされた
セルにアクセスすることができるとともに、奇数の行ア
ドレスに応答してバンク２０１ｂ内でアドレスされたセ
ルにアクセスすることができる。
【００２４】行アドレスマルチプレクサ２０８及び列ア
ドレスマルチプレクサ２１１はマルチプレクサ制御回路
２１５による制御信号に応答して切り換えられる。制御
回路２０５を介して受け取られたモード選択信号は、メ
モリ２００が従来のランダムアクセスモードで作動して
いるのか、又はページ（バースト）モードで作動してい
るのかを決定する。ランダムアクセスモードにおいて
は、行アドレスマルチプレクサ２０８及び列アドレスマ
ルチプレクサ２１１は常に切り換えられて、行及び列ア
ドレスバス２０６、２０７に現れたアドレスを行及び列
デコーダ２１０、２１１に通過させる。ページモードに
おいては、行アドレスマルチプレクサ２０８は行アドレ
スバス２０６に現れた最初の行アドレスを通過させ、そ
の後、マルチプレクサ制御回路２１５によって切り換え
られて、所定の連続する行アドレスの次の行アドレスが
行カウンタ２０９を通過するようにする（行カウンタ２
０９から出力された第１のアドレスは、最初の行アドレ
スで、そこでロードされて１つ増加する。）。同様に、
ページモードでの列アドレスマルチプレクサ２１１は列
アドレスバス２０７に現れた最初の列アドレスを通過さ
せ、その後、マルチプレクサ制御回路２１５によって切
り換えられて、所定の連続する列アドレス内の後続の列
アドレスが列カウンタ２１２から通過させられる（列ア
ドレスカウンタ２１２から出力された第１のアドレス
は、最初の列アドレスであり、そこでロードされて１つ
増加する。）。
ドレスマルチプレクサ２１１はマルチプレクサ制御回路
２１５による制御信号に応答して切り換えられる。制御
回路２０５を介して受け取られたモード選択信号は、メ
モリ２００が従来のランダムアクセスモードで作動して
いるのか、又はページ（バースト）モードで作動してい
るのかを決定する。ランダムアクセスモードにおいて
は、行アドレスマルチプレクサ２０８及び列アドレスマ
ルチプレクサ２１１は常に切り換えられて、行及び列ア
ドレスバス２０６、２０７に現れたアドレスを行及び列
デコーダ２１０、２１１に通過させる。ページモードに
おいては、行アドレスマルチプレクサ２０８は行アドレ
スバス２０６に現れた最初の行アドレスを通過させ、そ
の後、マルチプレクサ制御回路２１５によって切り換え
られて、所定の連続する行アドレスの次の行アドレスが
行カウンタ２０９を通過するようにする（行カウンタ２
０９から出力された第１のアドレスは、最初の行アドレ
スで、そこでロードされて１つ増加する。）。同様に、
ページモードでの列アドレスマルチプレクサ２１１は列
アドレスバス２０７に現れた最初の列アドレスを通過さ
せ、その後、マルチプレクサ制御回路２１５によって切
り換えられて、所定の連続する列アドレス内の後続の列
アドレスが列カウンタ２１２から通過させられる（列ア
ドレスカウンタ２１２から出力された第１のアドレス
は、最初の列アドレスであり、そこでロードされて１つ
増加する。）。
【００２５】マルチプレクサ制御回路２１５は制御回路
２０５からバス２１６を経由して行及び列ストップアド
レスも受け取る。ページモードでは、それらのストップ
アドレスはアクセス予定の最後の行及び列のアドレスを
示す。望ましい実施例においては、行及び列ストップア
ドレスは最初の行及び列アドレスの受け取りに続いてア
ドレス入力ポートにおいて続けて受け取られる。さらに
以下に説明するように、ストップアドレスがＣＡＳ及び
ストップアドレスストローブ（ＳＡＳ）に応答して（マ
ルチプレクサ）にラッチされる。マルチプレクサ制御回
路２１５は、受け取った行及び列ストップアドレスを、
行カウンタ２０９及び列カウンタ２１２から出力される
それぞれの現在のアドレスと比較する。列カウンタ２１
２内の計数が列ストップアドレスに等しいときには、ア
ドレス行上の最後のセルがアドレスされており、そのセ
ルへのアクセスが完了した後にＣＡＳの次の立ち下がり
のエッジがあると、ＲＯＷＩＮＣが能動状態になって行
カウンタ２０９内の行アドレスを増加する。行内の最後
のセルのような所定のセルへのアクセスが完了したこと
は、制御回路２０５及びＩ／Ｏマルチプレクサ２１４又
はいずれか一方の対応データのラッチをモニターするこ
とによって決定することができる。列カウンタ２１２は
その後リセット又はラップアラウンドをすることによっ
て初期の列アドレスに戻る。行カウンタ２０９は、その
計数が制御回路２０５にラッチされた行ストップアドレ
スに等しくなるまで、ＲＯＷＩＮＣの各能動期間と同時
に増加する。一旦、最後の選択行の最後の選択セルへの
アクセスが完了すると（つまり、カウンタ２０９及び２
１２のそれぞれが行及び列にラッチされたストップアド
レスと等しくなり、対応してアドレスされたセル２０２
へのアクセスが完了すると）、バーストアクセスサイク
ルの全体が完了する。行及び列マルチプレクサ２０８及
び２１１が切り換わってバス２０６及び２０７の新たな
最初のアドレスを待つ。
２０５からバス２１６を経由して行及び列ストップアド
レスも受け取る。ページモードでは、それらのストップ
アドレスはアクセス予定の最後の行及び列のアドレスを
示す。望ましい実施例においては、行及び列ストップア
ドレスは最初の行及び列アドレスの受け取りに続いてア
ドレス入力ポートにおいて続けて受け取られる。さらに
以下に説明するように、ストップアドレスがＣＡＳ及び
ストップアドレスストローブ（ＳＡＳ）に応答して（マ
ルチプレクサ）にラッチされる。マルチプレクサ制御回
路２１５は、受け取った行及び列ストップアドレスを、
行カウンタ２０９及び列カウンタ２１２から出力される
それぞれの現在のアドレスと比較する。列カウンタ２１
２内の計数が列ストップアドレスに等しいときには、ア
ドレス行上の最後のセルがアドレスされており、そのセ
ルへのアクセスが完了した後にＣＡＳの次の立ち下がり
のエッジがあると、ＲＯＷＩＮＣが能動状態になって行
カウンタ２０９内の行アドレスを増加する。行内の最後
のセルのような所定のセルへのアクセスが完了したこと
は、制御回路２０５及びＩ／Ｏマルチプレクサ２１４又
はいずれか一方の対応データのラッチをモニターするこ
とによって決定することができる。列カウンタ２１２は
その後リセット又はラップアラウンドをすることによっ
て初期の列アドレスに戻る。行カウンタ２０９は、その
計数が制御回路２０５にラッチされた行ストップアドレ
スに等しくなるまで、ＲＯＷＩＮＣの各能動期間と同時
に増加する。一旦、最後の選択行の最後の選択セルへの
アクセスが完了すると（つまり、カウンタ２０９及び２
１２のそれぞれが行及び列にラッチされたストップアド
レスと等しくなり、対応してアドレスされたセル２０２
へのアクセスが完了すると）、バーストアクセスサイク
ルの全体が完了する。行及び列マルチプレクサ２０８及
び２１１が切り換わってバス２０６及び２０７の新たな
最初のアドレスを待つ。
【００２６】メモリシステム２００の作動の完全な説明
のために、米国特許出願第０８／２９１，０９３号を参
考として示す。
のために、米国特許出願第０８／２９１，０９３号を参
考として示す。
【００２７】本願発明の主体構成によると、リフレッシ
ュイネーブル回路２１７が行アドレスマルチプレクサ２
０８から出力された行アドレスを選択的にバンク１行デ
コーダ２１０ｂの入力に接続する。リフレッシュイネー
ブル回路２１７は、制御回路２０５からバス２１８を経
由して受け取る自己リフレッシュイネーブル信号ＳＲＥ
Ｎによってリフレッシュモードで能動化する。望ましい
実施例においては、行アドレスカウンタ２０９はリフレ
ッシュモードでは２つずつ計数して偶数アドレス（通
常、バンク０行デコーダ２１０ａのみを作動する）のみ
を行マルチプレクサ２１１から出力する。同時に、自己
リフレッシュ回路、つまりリフレッシュイネーブル回路
２１７は１を最初のアドレスに加えて奇数アドレスをバ
ンク２０１ｂ（バンク１）に提供し、これにより、リフ
レッシュの間に、奇数バンク２０１ｂ（バンク１）の対
応ワードラインに同時にアクセスすることができるよう
になる。列デコーダ２１３はリフレッシュモードでは作
動せず、ビットラインがＲＡＳの間に高にチャージされ
る。各起動する（選択された）対のワードライン２０３
（バンク２０１ａの１つと２０１ｂの１つ）のすべての
セルは上記のような従来の方法でリフレッシュされる。
行アドレスカウンタ２０９は２つずつ増加して、行スト
ップアドレスに到達するまで、又はバンク２０１の最後
の行に到達するまで、連続するアドレスを発生する。
ュイネーブル回路２１７が行アドレスマルチプレクサ２
０８から出力された行アドレスを選択的にバンク１行デ
コーダ２１０ｂの入力に接続する。リフレッシュイネー
ブル回路２１７は、制御回路２０５からバス２１８を経
由して受け取る自己リフレッシュイネーブル信号ＳＲＥ
Ｎによってリフレッシュモードで能動化する。望ましい
実施例においては、行アドレスカウンタ２０９はリフレ
ッシュモードでは２つずつ計数して偶数アドレス（通
常、バンク０行デコーダ２１０ａのみを作動する）のみ
を行マルチプレクサ２１１から出力する。同時に、自己
リフレッシュ回路、つまりリフレッシュイネーブル回路
２１７は１を最初のアドレスに加えて奇数アドレスをバ
ンク２０１ｂ（バンク１）に提供し、これにより、リフ
レッシュの間に、奇数バンク２０１ｂ（バンク１）の対
応ワードラインに同時にアクセスすることができるよう
になる。列デコーダ２１３はリフレッシュモードでは作
動せず、ビットラインがＲＡＳの間に高にチャージされ
る。各起動する（選択された）対のワードライン２０３
（バンク２０１ａの１つと２０１ｂの１つ）のすべての
セルは上記のような従来の方法でリフレッシュされる。
行アドレスカウンタ２０９は２つずつ増加して、行スト
ップアドレスに到達するまで、又はバンク２０１の最後
の行に到達するまで、連続するアドレスを発生する。
【００２８】図３はリフレッシュイネーブル回路２１７
の機能ブロック図である。行アドレスビットＢＩＴ０お
よび自己リフレッシュイネーブル信号が、自己リフレッ
シュ回路３０１に入力される。その詳細な構成は図４に
示す。他の行アドレスビットＢＩＴ１−ＢＩＴｎの各々
は遅延回路を通され、遅延ＢＩＴ０は回路３０１を通過
する間その似た構造を必要とする。図示された実施例に
おいては、各ビットごとの遅延回路は直列に結合された
対のインバータ３００からなる。他の実施例において
は、所定の大きさの遅延をもたらす他の公知の手段を用
いることができる。
の機能ブロック図である。行アドレスビットＢＩＴ０お
よび自己リフレッシュイネーブル信号が、自己リフレッ
シュ回路３０１に入力される。その詳細な構成は図４に
示す。他の行アドレスビットＢＩＴ１−ＢＩＴｎの各々
は遅延回路を通され、遅延ＢＩＴ０は回路３０１を通過
する間その似た構造を必要とする。図示された実施例に
おいては、各ビットごとの遅延回路は直列に結合された
対のインバータ３００からなる。他の実施例において
は、所定の大きさの遅延をもたらす他の公知の手段を用
いることができる。
【００２９】図４に示すリフレッシュ回路３０１の望ま
しい実施例は２セットのトランジスタの組を備えてお
り、その内の第１のセットはトランジスタ４００−４０
３からなる。ｐチャンネルトランジスタ４００は、Ｖcc
に結合されたソース／ドレインと、信号ＳＲＥＮを受け
取るように結合されたゲートと、ｐチャンネルトランジ
スタ４０１のソース／ドレインの一方に接続された他の
ソース／ドレインとを備える。トランジスタ４０１のゲ
ートは、インバータ４０８によって変換された後の行ア
ドレスビットＢＩＴ０を受け取るように接続されてい
る。トランジスタ４０１の他方のソース／ドレインはｎ
チャンネルトランジスタ４０２の第１のソース／ドレイ
ンに接続され、トランジスタ４０２のゲートはインバー
タ４０８の出力に接続されている。トランジスタ４０２
の他方のソース／ドレインはｎチャンネルトランジスタ
４０３の第１のソース／ドレインに接続されている。ト
ランジスタ４０３のゲートはインバータ４０９の出力に
接続され、そのインバータの入力は制御信号ＳＲＥＮを
受け取る。トランジスタ４０３の他方のソース／ドレイ
ンはＶss（０ボルト）または接地電位に接続されてい
る。
しい実施例は２セットのトランジスタの組を備えてお
り、その内の第１のセットはトランジスタ４００−４０
３からなる。ｐチャンネルトランジスタ４００は、Ｖcc
に結合されたソース／ドレインと、信号ＳＲＥＮを受け
取るように結合されたゲートと、ｐチャンネルトランジ
スタ４０１のソース／ドレインの一方に接続された他の
ソース／ドレインとを備える。トランジスタ４０１のゲ
ートは、インバータ４０８によって変換された後の行ア
ドレスビットＢＩＴ０を受け取るように接続されてい
る。トランジスタ４０１の他方のソース／ドレインはｎ
チャンネルトランジスタ４０２の第１のソース／ドレイ
ンに接続され、トランジスタ４０２のゲートはインバー
タ４０８の出力に接続されている。トランジスタ４０２
の他方のソース／ドレインはｎチャンネルトランジスタ
４０３の第１のソース／ドレインに接続されている。ト
ランジスタ４０３のゲートはインバータ４０９の出力に
接続され、そのインバータの入力は制御信号ＳＲＥＮを
受け取る。トランジスタ４０３の他方のソース／ドレイ
ンはＶss（０ボルト）または接地電位に接続されてい
る。
【００３０】自己リフレッシュ回路３０１に含まれてい
るトランジスタの第の２セットはトランジスタ４０４−
４０７からなる。ｐチャンネルトランジスタ４０４はＶ
ccに結合されたソース／ドレインと、インバータ４０９
からの信号ＳＲＥＮの相補出力を受け取るように結合さ
れたゲートと、ｐチャンネルトランジスタ４０５の第１
のソース／ドレインに接続された他のソース／ドレイン
とを備える。トランジスタ４０５のゲートは、行アドレ
スビットＢＩＴ０を受け取るように接続されている。ト
ランジスタ４０５の他方のソース／ドレインはｎチャン
ネルトランジスタ４０６の一方のソース／ドレインに接
続され、トランジスタ４０６のゲートも行アドレスビッ
トＢＩＴ０を受け取るように接続されている。トランジ
スタ４０６の他方のソース／ドレインはｎチャンネルト
ランジスタ４０７の第１のソース／ドレインに接続され
ている。トランジスタ４０７のゲートは制御信号ＳＲＥ
Ｎを受け取る。トランジスタ４０７の他方のソース／ド
レインはＶss（０ボルト）または接地電位に接続されて
いる。
るトランジスタの第の２セットはトランジスタ４０４−
４０７からなる。ｐチャンネルトランジスタ４０４はＶ
ccに結合されたソース／ドレインと、インバータ４０９
からの信号ＳＲＥＮの相補出力を受け取るように結合さ
れたゲートと、ｐチャンネルトランジスタ４０５の第１
のソース／ドレインに接続された他のソース／ドレイン
とを備える。トランジスタ４０５のゲートは、行アドレ
スビットＢＩＴ０を受け取るように接続されている。ト
ランジスタ４０５の他方のソース／ドレインはｎチャン
ネルトランジスタ４０６の一方のソース／ドレインに接
続され、トランジスタ４０６のゲートも行アドレスビッ
トＢＩＴ０を受け取るように接続されている。トランジ
スタ４０６の他方のソース／ドレインはｎチャンネルト
ランジスタ４０７の第１のソース／ドレインに接続され
ている。トランジスタ４０７のゲートは制御信号ＳＲＥ
Ｎを受け取る。トランジスタ４０７の他方のソース／ド
レインはＶss（０ボルト）または接地電位に接続されて
いる。
【００３１】リフレッシュ回路３０１は、信号ＳＲＥＮ
が起動的（高）であるときにＢＩＴ０の極性を反転する
ことによって行アドレスデコーダ２１０ｂ（バンク１）
に供給される行アドレスを変換する。ＳＲＥＮが高であ
り、さらにＢＩＴ０が高であると、トランジスタ４０６
および４０７は導通してＢＩＴＯＵＴを低に引き込む。
ＳＲＥＮが高であり、さらにＢＩＴ０が低であると、ト
ランジスタ４０４および４０５は導通して出力ＢＩＴＯ
ＵＴを約Ｖccまで引き上げる。
が起動的（高）であるときにＢＩＴ０の極性を反転する
ことによって行アドレスデコーダ２１０ｂ（バンク１）
に供給される行アドレスを変換する。ＳＲＥＮが高であ
り、さらにＢＩＴ０が高であると、トランジスタ４０６
および４０７は導通してＢＩＴＯＵＴを低に引き込む。
ＳＲＥＮが高であり、さらにＢＩＴ０が低であると、ト
ランジスタ４０４および４０５は導通して出力ＢＩＴＯ
ＵＴを約Ｖccまで引き上げる。
【００３２】メモリ２００がリフレッシュモードにない
場合には、ＳＲＥＮは低である。ＢＩＴ０がこのモード
において高であると、トランジスタ４００および４０１
は導通してＢＩＴＯＵＴをＶccまで引き上げる。ＢＩＴ
０が低であるときにはトランジスタ４０２および４０３
は導通して出力ＢＩＴＯＵＴを約０ボルトまで引き下げ
る。
場合には、ＳＲＥＮは低である。ＢＩＴ０がこのモード
において高であると、トランジスタ４００および４０１
は導通してＢＩＴＯＵＴをＶccまで引き上げる。ＢＩＴ
０が低であるときにはトランジスタ４０２および４０３
は導通して出力ＢＩＴＯＵＴを約０ボルトまで引き下げ
る。
【００３３】本願発明およびその利点を詳細に説明した
が、様々な取換え、置き換え及び変更を、特許請求の範
囲によって明確にした本願発明の意図及び範囲を逸脱す
ることなく行うことができる点を理解すべきである。
が、様々な取換え、置き換え及び変更を、特許請求の範
囲によって明確にした本願発明の意図及び範囲を逸脱す
ることなく行うことができる点を理解すべきである。
本願発明及びその利点のより完全な理解のために添付図
面に関連する以下の説明を参考として示す。
面に関連する以下の説明を参考として示す。
【図１】ページモードメモリアクセスを採用する典型的
なシステム、すなわち、グラフィック／ビデオ処理シス
テムの機能ブロック図である。
なシステム、すなわち、グラフィック／ビデオ処理シス
テムの機能ブロック図である。
【図２】本願発明の主体構成を利用する相対バンクメモ
リの機能ブロック図である。
リの機能ブロック図である。
【図３】図２に示すリフレッシュイネーブル回路のより
詳細な機能ブロック図である。
詳細な機能ブロック図である。
【図４】図３に示す自己リフレッシュ回路の電気概略図
である。
である。
１０４ フレームバッファ ２０１ａ バンク ２０１ｂ バンク ２０８ 行アドレスマルチプレクサ ２１１ 列アドレスマルチプレクサ ２１７ リフレッシュイネーブル回路
Claims (20)
- 【請求項１】 行及び列に配置されたメモリセルの第１
及び第２バンクと、 行アドレスの第１グループの行アドレスに応答して前記
第１バンク内の前記行を選択する第１行デコーダと、 行アドレスの第２グループの行アドレスに応答して前記
第２バンク内の前記行を選択する第２行デコーダと、 該メモリ回路へのアドレスポートで受け取った単一の行
アドレスに応答して前記行デコーダに連続する前記行ア
ドレスを与える行アドレス回路であって、リフレッシュ
モードで前記第１グループの行アドレスのみを与える行
アドレス回路と、 該行アドレス回路を前記第２行デコーダに接続するリフ
レッシュ回路であって、前記リフレッシュモードにおい
て前記第１グループ内の前記行アドレス回路によって与
えられた前記行アドレスを前記第２行デコーダが用いる
前記第２グループの前記アドレスに変換するリフレッシ
ュ回路とを備えるメモリ回路。 - 【請求項２】 請求項１のメモリ回路において、前記リ
フレッシュ回路が、前記第１グループの前記アドレスの
選択されたビットを反転することによって前記第１グル
ープの前記アドレスを前記第２グループの前記アドレス
に変換するメモリ回路。 - 【請求項３】 請求項２のメモリ回路において、前記リ
フレッシュ回路が前記第１グループの前記アドレスの最
小のビットを反転するメモリ回路。 - 【請求項４】 請求項１のメモリ回路において、前記第
１グループの前記行アドレスが偶数アドレスからなり、
前記第２グループの前記行アドレスが奇数アドレスから
成るメモリ回路。 - 【請求項５】 請求項１のメモリ回路において、前記第
１グループの前記行アドレスの各々が複数のビットから
なり、前記リフレッシュ回路が、 リフレッシュイネーブル信号に応答して前記複数のビッ
トの選択した１つを反転する回路と、 前記ビットの他のビットを遅延する回路であって、該遅
延が前記ビットの選択された１つによって現される遅延
を模倣するものである回路とを備えるメモリ回路。 - 【請求項６】 請求項５のメモリ回路において、前記反
転するための回路が、 第１電圧源に接続された第１ソース／ドレインとリフレ
ッシュイネーブル信号を受け取るように接続されたゲー
トとを持つ第１のタイプの第１トランジスタと、 該第１トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインと前記行回路からの反転された
行アドレスビットを受け取るように接続されたゲートと
を持つ前記第１のタイプの第２トランジスタと、 該第２トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインと前記反転された行アドレスビ
ットを受け取るゲートとを持つ第２のタイプの第３トラ
ンジスタと、 該第３のトランジスタの第２ソース／ドレインに接続さ
れた第１ソース／ドレインと、第２電圧源に接続された
第２ソース／ドレインと、前記反転されたリフレッシュ
イネーブル信号を受け取るように接続されたゲートを持
つ前記第２のタイプの第４トランジスタと、 前記第１電圧源に接続された第１ソース／ドレインと前
記反転されたリフレッシュイネーブル信号を受け取るよ
うに接続されたゲートとを持つ前記第１のタイプの第５
トランジスタと、 該第５トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインと前記アドレスビットを受け取
るように接続されたゲートとを持つ前記第１のタイプの
第６トランジスタと、 該第６トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインと前記アドレスビットを受け取
るように接続されたゲートとを持つ前記第２のタイプの
第７トランジスタと、 該第７トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインと、前記第２電圧源に接続され
た第２ソース／ドレインと、前記リフレッシュイネーブ
ル信号を受け取るように接続されたゲートとを持つ前記
第２のタイプの第８トランジスタとを備え、 前記第３トランジスタの前記第１ソース／ドレインと前
記第７トランジスタの前記第１ソース／ドレインとが前
記リフレッシュ回路の出力に接続されているメモリ回
路。 - 【請求項７】 請求項６のメモリ回路において、前記第
１のタイプの前記トランジスタがｐチャンネル電界効果
トランジスタであり、前記第２のタイプの前記トランジ
スタがｎチャンネル電界効果トランジスタであるメモリ
回路。 - 【請求項８】 請求項１のメモリ回路において、さら
に、 列アドレスに応答して各バンクの前記列を選択する列デ
コーダ回路であって、前記リフレッシュモードにおいて
は不能動化となる列デコーダ回路と、 クロック信号に応答して第１列アドレスから最後の列ア
ドレスまで増加させることによって前記行の各々ごとに
連続する前記列アドレスを発生する列アドレスカウンタ
と、 前記列アドレスバスから受け取った最初の列アドレスを
前記列デコーダに与え、その後、前記列アドレスカウン
タから与えられた少なくとも第１列アドレスを与えるマ
ルチプレクサ回路とを備えるメモリ回路。 - 【請求項９】 請求項１のメモリ回路において、前記行
アドレス回路が、 前記最後の列アドレスに応答する列内の前記セルへのア
クセスに続いて、第１行アドレスから最後の行アドレス
まで増加させることによって、連続する前記行アドレス
を発生する行アドレスカウンタと、 前記行アドレスバスから受け取った最初の行アドレスを
前記行デコーダに与え、その後、前記行アドレスカウン
タから与えられた少なくとも第１行アドレスを与えるマ
ルチプレクサ回路とを備えるメモリ回路。 - 【請求項１０】 請求項９のメモリ回路において、前記
行アドレスカウンタが、前記リフレッシュモードにおい
て２つずつ増加を行うメモリ回路。 - 【請求項１１】 行及び列に配置されたメモリセルの第
１及び第２バンクであって、前記行の各々がワードレイ
ンコンダクタと関連し、前記列の各々がビットラインコ
ンダクタと関連する第１及び第２バンクと、 前記第１バンクの前記ワードラインに接続されていて行
アドレスの第１グループの行アドレスに応答して前記第
１バンク内の前記行を選択する第１行デコーダと、 前記第２バンクの前記ワードラインに接続されていて行
アドレスの第２グループの行アドレスに応答して前記第
２バンク内の前記行を選択する第２行デコーダと、 前記ビットラインに接続されていて読出し／書込みモー
ドの列アドレスに応答して前記バンクの少なくとも一方
の前記列を選択する列デコーダ回路であって、リフレッ
シュモードでは不能動化されている列デコーダ回路と、 前記第１及び第２バンクの前記ビットラインに接続され
ていて選択された行の前記セルを読出し、選択された前
記列が、前記リフレッシュモードで選択された前記行に
沿って前記セルをリフレッシュするセンス増幅器回路
と、 前記リフレッシュモードの間、前記ビットラインのすべ
てをあらかじめチャージする回路と、 クロック信号に応答して第１列アドレスから最後の列ア
ドレスまで増加させることによって前記行の各々ごとに
連続する前記列アドレスを発生させる列アドレスカウン
タと、 列アドレスバスから受け取った最初の列アドレスを前記
列デコーダに与え、その後前記列アドレスカウンタから
受け取った少なくとも第１列アドレスを与える列アドレ
スマルチプレクサ回路と、 前記最後の列アドレスに対応する列内の前記セルへのア
クセスに続いて第１行アドレスから最後の行アドレスま
で前記読出し／書込みモードにおいて１つずつ増加させ
ることによって連続する前記行アドレスを発生し、前記
リフレッシュモードにおいては、前記第１行アドレスか
ら前記最後の行アドレスまで２つずつ増加させて前記第
１グループから連続する行アドレスを発生する行アドレ
スカウンタと、 行アドレスから受け取った最初の行アドレスを前記行デ
コーダに与え、その後前記行アドレスカウンタから受け
取った少なくとも第１の行アドレスを与える行アドレス
マルチプレクサと、 前記行マルチプレクサを前記第２行デコーダに接続する
リフレッシュ回路であって、前記リフレッシュモードに
おいて前記第１グループの前記アドレスを前記第２グル
ープの前記アドレスに変換するリフレッシュ回路とを備
えるメモリ回路。 - 【請求項１２】 請求項１１のメモリ回路において、前
記第１グループのアドレスが偶数のアドレスからなり、
前記第２グループのアドレスが奇数のアドレスからなる
メモリ回路。 - 【請求項１３】 請求項１１のメモリ回路において、前
記リフレッシュ回路が、リフレッシュ制御信号に応答し
て、前記行アドレスカウンタによって前記第２の行デコ
ーダに与えられた前記行アドレスの各々の選択したビッ
トを反転することができるメモリ回路。 - 【請求項１４】 請求項１１のメモリ回路において、前
記リフレッシュ回路が、 第１電圧源に接続された第１ソース／ドレインとリフレ
ッシュイネーブル信号を受け取るように接続されたゲー
トとを持つ第１のｐチャンネルトランジスタと、 該第１のｐチャンネルトランジスタの第２ソース／ドレ
インに接続された第１ソース／ドレインと前記行回路か
らの反転された前記選択された行アドレスビットを受け
取るように接続されたゲートとを持つ前記第２のｐチャ
ンネルトランジスタと、 該第２のｐチャンネルトランジスタの第２ソース／ドレ
インに接続された第１ソース／ドレインと前記反転され
た行アドレスビットを受け取るゲートとを持つ第１のｎ
チャンネルトランジスタと、 該第１のｎチャンネルトランジスタの第２ソース／ドレ
インに接続された第１ソース／ドレインと、第２電圧源
に接続された第２ソース／ドレインと、反転された前記
リフレッシュイネーブル信号を受け取るように接続され
たゲートとを持つ前記第２のｎチャンネルトランジスタ
と、 前記第１電圧源に接続された第１ソース／ドレインと前
記反転されたリフレッシュイネーブル信号を受け取るよ
うに接続されたゲートとを持つ第３のｐチャンネルトラ
ンジスタと、 該第３のｐチャンネルトランジスタの第２ソース／ドレ
インに接続された第１ソース／ドレインと前記アドレス
ビットを受け取るように接続されたゲートとを持つ前記
第４のｐチャンネルトランジスタと、 該第４のｐチャンネルトランジスタの第２ソース／ドレ
インに接続された第１ソース／ドレインと前記アドレス
ビットを受け取るように接続されたゲートとを持つ前記
第３のｎチャンネルトランジスタと、 該第３のｎチャンネルトランジスタの第２ソース／ドレ
インに接続された第１ソース／ドレインと、前記第２電
圧源に接続された第２ソース／ドレインと、前記リフレ
ッシュイネーブル信号を受け取るように接続されたゲー
トとを持つ前記第４のｎチャンネルトランジスタとを備
え、 前記第１のｎチャンネルトランジスタの前記第１ソース
／ドレインと前記第３ｎチャンネルトランジスタの前記
第１ソース／ドレインとが前記リフレッシュ回路の出力
に接続されているメモリ回路。 - 【請求項１５】 請求項１４のメモリ回路において、前
記リフレッシュ回路がさらに前記選択されたビットによ
ってほぼ現される量まで前記第２デコーダに与えられた
前記行アドレスの各々のタのビットを遅延させることが
できる遅延回路を備えるメモリ回路。 - 【請求項１６】 行及び列に配置されたメモリセルの第
１及び第２バンクであって、前記行の各々がワードライ
ンコンダクタと関連し、前記列の各々がビットラインコ
ンダクタと関連する第１及び第２バンクと、 前記第１バンクの前記ワードラインに接続されていて行
アドレスの第１グループの行アドレスに応答して前記第
１バンク内の前記行を選択する第１行デコーダと、 前記第２バンクの前記ワードラインに接続されていて行
アドレスの第２グループの行アドレスに応答して前記第
２バンク内の前記行を選択する第２行デコーダと、 第１の前記行アドレスから最後の行アドレスまで２つず
つ前記リフレッシュモードにおいて増加せさることによ
って前記行デコーダに与えるために前記第１グループの
連続する行リフレッシュアドレスを発生する行アドレス
カウンタと、 前記リフレッシュモードにおいて前記第１グループの前
記アドレスを前記第２グループの前記アドレスに変換し
て前記アドレス内の選択されたビットを反転することに
よって前記第２行デコーダが用いることができるように
作動するリフレッシュ回路と、 選択した前記ワードラインとあらかじめチャージされた
前記ビットラインに沿ってセルをリフレッシュする回路
とを備えるメモリ回路。 - 【請求項１７】 請求項１６のメモリ回路において、前
記選択されたビットが前記第１のグループの前記アドレ
スの最小のビットからなるメモリ回路。 - 【請求項１８】 請求項１６のメモリ回路において、前
記リフレッシュ回路が、 第１電圧源に接続された第１ソース／ドレインとリフレ
ッシュイネーブル信号を受け取るように接続されたゲー
トとを持つ第１のタイプの第１トランジスタと、 該第１トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインと前記行回路からの反転された
行アドレスビットを受け取るように接続されたゲートと
を持つ前記第１のタイプの第２トランジスタと、 該第２トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインと前記反転された行アドレスビ
ットを受け取るゲートとを持つ第２のタイプの第３トラ
ンジスタと、 該第３のトランジスタの第２ソース／ドレインに接続さ
れた第１ソース／ドレインと、第２電圧源に接続された
第２ソース／ドレインと、前記反転されたリフレッシュ
イネーブル信号を受け取るように接続されたゲートを持
つ前記第２のタイプの第４トランジスタと、 前記第１電圧源に接続された第１ソース／ドレインと前
記反転されたリフレッシュイネーブル信号を受け取るよ
うに接続されたゲートとを持つ前記第１のタイプの第５
トランジスタと、 該第５トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインと前記アドレスビットを受け取
るように接続されたゲートとを持つ前記第１のタイプの
第６トランジスタと、 該第６トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインと前記アドレスビットを受け取
るように接続されたゲートとを持つ前記第２のタイプの
第７トランジスタと、 該第７トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインと、前記第２電圧源に接続され
た第２ソース／ドレインと、前記リフレッシュイネーブ
ル信号を受け取るように接続されたゲートとを持つ前記
第２のタイプの第８トランジスタとを備え、 前記第３トランジスタの前記第１ソース／ドレインと前
記第７トランジスタの前記第１ソース／ドレインとが前
記リフレッシュ回路の出力に接続されているメモリ回
路。 - 【請求項１９】 請求項１８のメモリ回路において、前
記第１のタイプの前記トランジスタがｐチャンネル電界
効果トランジスタであり、前記第２のタイプの前記トラ
ンジスタがｎチャンネル電界効果トランジスタであるメ
モリ回路。 - 【請求項２０】 請求項１６のメモリ回路において、さ
らに、 列アドレスに応答して各バンクの前記列を選択する列デ
コーダ回路であって、前記リフレッシュモードにおいて
は不能動化となる列デコーダ回路と、 クロック信号に応答して第１列アドレスから最後の列ア
ドレスまで増加させることによって前記行の各々ごとに
連続する前記列アドレスを発生する列アドレスカウンタ
と、 前記列アドレスバスから受け取った最初の列アドレスを
前記列デコーダに与え、その後、前記列アドレスカウン
タから与えられた少なくとも第１列アドレスを与えるマ
ルチプレクサ回路とを備えるメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/291,155 | 1994-08-16 | ||
| US08/291,155 US5442588A (en) | 1994-08-16 | 1994-08-16 | Circuits and methods for refreshing a dual bank memory |
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|---|---|
| JPH08190787A true JPH08190787A (ja) | 1996-07-23 |
| JP3186534B2 JP3186534B2 (ja) | 2001-07-11 |
Family
ID=23119101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP22700895A Expired - Fee Related JP3186534B2 (ja) | 1994-08-16 | 1995-08-14 | 相対バンクメモリをリフレッシュする方法及び回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5442588A (ja) |
| EP (1) | EP0698887B1 (ja) |
| JP (1) | JP3186534B2 (ja) |
| KR (1) | KR0176739B1 (ja) |
| DE (1) | DE69517888T2 (ja) |
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|---|---|
| EP0698887A1 (en) | 1996-02-28 |
| DE69517888D1 (de) | 2000-08-17 |
| DE69517888T2 (de) | 2001-01-18 |
| KR0176739B1 (ko) | 1999-05-15 |
| EP0698887B1 (en) | 2000-07-12 |
| JP3186534B2 (ja) | 2001-07-11 |
| KR960008551A (ko) | 1996-03-22 |
| US5442588A (en) | 1995-08-15 |
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