KR0176739B1 - 듀얼 뱅크 메모리를 리프레시하는 회로 및 방법 - Google Patents

듀얼 뱅크 메모리를 리프레시하는 회로 및 방법 Download PDF

Info

Publication number
KR0176739B1
KR0176739B1 KR1019950024964A KR19950024964A KR0176739B1 KR 0176739 B1 KR0176739 B1 KR 0176739B1 KR 1019950024964 A KR1019950024964 A KR 1019950024964A KR 19950024964 A KR19950024964 A KR 19950024964A KR 0176739 B1 KR0176739 B1 KR 0176739B1
Authority
KR
South Korea
Prior art keywords
address
row
source
column
circuit
Prior art date
Application number
KR1019950024964A
Other languages
English (en)
Other versions
KR960008551A (ko
Inventor
이. 루나스 마이클
Original Assignee
조오지 엔. 알렉시
사이러스 로직 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 조오지 엔. 알렉시, 사이러스 로직 인크. filed Critical 조오지 엔. 알렉시
Publication of KR960008551A publication Critical patent/KR960008551A/ko
Application granted granted Critical
Publication of KR0176739B1 publication Critical patent/KR0176739B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

본 발명에 따르면 열과 행으로 배열된 메모리 셀(201)의 제1 및 제2 뱅크를 포함하는 메모리 회로(200)가 제공된다. 제1 로우 디코더(210a)는 로우 어드레스의 제1 그룹으로부터 로우 어드레스에 대응하여 제1 뱅크(201a)내의 열을 선택하기 위해 제공된다. 제2 로우 디코더(210b)는 로우 어드레스의 제2 그룹으로부터 열을 선택하기 위해 제공된다. 로우 어드레스 회로(208/209)는 메모리 회로(200)의 어드레스 포트에 수신되는 단일 로우 어드레스에 대응하여 로우 디코더(210)에 로우 어드레스의 시퀀스를 제시하기 위하여 제공디고, 또한 리프레시 모드시 제1 그룹의 로우 어드레스만을 제시한다. 리프레시 회로(217)는 로우 어드레스 회로(208/209)를 제2 로우 디코더(210b)에 연결하며, 리프레시 모드 시에 로우 어드레스 회로(208/209)에 의해 제시된 제1 그룹의 로우 어드레스를 제2 로우 디코더(210b)에 의해 사용되는 제2 그룹 내의 로우 어드레스로 변환한다.

Description

듀얼 뱅크 메모리를 리프레시하는 회로 및 방법
제1도는 페이지 모드 메모리 액세스를 채용한 전형적인 시스템, 즉 그래픽/비디오 처리 시스템의 기능 블록도.
제2도는 본 발명의 원리를 구현한 듀얼 뱅크 메모리의 기능 블록도.
제3도는 제2도에 도시된 리프레시 인에이블(refresh enable)회로의 보다 상세한 기능 블록도.
제4도는 제3도에 도시된 셀프 리프레시(self refresh) 회로의 전기 배선도.
* 도면의 주요부분에 대한 부호의 설명
100 : 중앙처리장치 104 : 프레임 버퍼
105 : 디지탈/아날로그 컨버터 200 : DRAM
202 : 저장 셀(storage cell) 203 : 컨덕티브 로우 라인(워드 라인)
204 : 비트 라인 207 : 로우 어드레스 버스
208 : 어드레스 멀티플렉서 210a 및 210b : 워드 라인 디코더
211 : 칼럼 어드레서 멀티플렉서 214 : 입출력 멀티플렉서
본 발명은 일반적으로 전자 장치, 회로 및 시스템에 관한 것으로, 특히 듀얼 뱅크 메모리(dual bank memory)를 리프레시(refresh)하는 회로 및 방법에 관한 것이다.
수치 데이터 시스템 및 비디오/그래픽 데이터 처리 시스템과 같은 여러 데이터 처리 시스템은 디지털 데이타 워드의 시퀀스나 흐름(stream)으로 작동된다. 예를 들어, 전형적인 그래픽/비디오 처리 시스템은 디스플레이 스크린에 나타나는 한 프레임의 화소들에 대응되는 화소의 컬러 또는 흑백 크기 레벨을 정의하는 화소 데이터 워드의 시퀀스를 처리한다. 일반적으로 주어진 프레임을 정의하는 화소 데이터의 워드들은 디스플레이 스크린 상에서 응답 화소들의 리프레시동안 워드가 요구되는 것과 같이 동일한 시퀀스로 디스플레이 콘트롤러, 프레임 버퍼 메모리 및 디스플레이 사이에 주어진 프레임을 정의하는 화소 데이터의 워드들은 교환된다. 수치 데이터 처리 응용에 있어서, 데이터 워드의 시퀀스가 발생되어 메모리에 저장될 수도 있고, 이후 일련의 수치 계산을 실행할 필요가 있을 때 순차적으로 불려지기도 한다. 각 경우에 있어서, 시스템의 성능을 최적화하기 위하여는 프로세서와 메모리 사이에 데이터 시퀀스를 교환하는데 요구되는 시간을 최소화하는 것은 매우 중요하다.
다이나믹 랜덤 액세스 메모리( DRAM)은 위에서 논의된 것처럼 순차적으로 액세스되는 메모리를 구성하는데 종종 사용된다. DRAM은 전형적으로 열과 행으로 배열된 다이나믹 저장 셀에 데이터의 비트를 저장한다. 이러한 배열로 데이터의 모든 원드를 구성하는 비트들은 배열에서 인접한 셀, 즉 동일 열을 따라 인접한 셀에 저장될 수도 있고 읽어 올 수도 있다. 페이지 모드(버스트 모드: burst mode) 액세스는 처리 속도를 개선하기 위해 단일 어드레스 주기 동안 주어진 열로부터 하나 혹은 그 이상의 워드를 액세스하는데 전형적으로 사용된다. DRAM 페이지 모드 액세스(데이타 리드 또는 라이트) 동안, 로우 어드레스는 디바이스 어드레스 포트에 입력되고, 로우 어드레스 스트로브(RAS)가 배열에서 주어진 열을 선택하기 위해 래치된다. 다음으로 칼럼 어드레스 스트로브(CAS)는 어드레스 포트에 입력되고 래치되어 칼럼 어드레스 스트로브가 제1 칼럼을 선택하여 선택된 열을 따라 제1 셀(비트)에 액세스하게 된다.
칼럼 디코더 회로(정적 회로 또는 동적 회로)는 인접 칼럼에 칼럼 어드레스 시퀀스를 발생시키기 위하여, 수신된 칼럼 어드레스로부터 증가시킴으로써 선택된 열로부터 셀(비트)들을 순차적으로 액세스 또는 페이지할 수 있게 된다.
페이지(버스트) 모드를 동작시키는 현재 가용한 DRAM의 페이지(버스트) 길이는 가용한 칼럼 어드레스 공간에 의해 부분적으로 제한된다. 즉, 단일 페이지로서 액세스될 수 있는 비트의 수는 주어진 어드레스 주기동안 발생될 수 있는 칼럼 어드레스의 수에 의존한다. 일단 칼럼 어드레스 공간이 소진되면, 새로운 로우 어드레스가 제시되어야 하고, RAS 신호의 하강 엣지(즉, 새로운 어드레스 주기가 시작될 때에)에 래치된다. 또한, 부가 시간이 요구되는 프리차지(precharge)는 어드레스 주기사이에 (즉, RAS RK 고전압일 때) 실행되어야 한다. 따라서, 각 새로운 어드레스 주기와 함께 액세스 시간상의 패널티(penalty)를 지불하게 된다.
DRAM을 근본으로 하는 모든 메모리 시스템에 있어서, 데이터 리프레시는 중요한 고려사항이 된다. 주기적인 리프레시가 없다면, 다이나믹 메모리 셀에 저장된 데이터(즉, 전하)는 열화되어지거나 또는 완전히 상실되어질 수 있다. 페이지 혹은 버스트 모드에서 동작하는 DRAM과 같은 데이터 블록을 다루는 다이나믹 메모리 시스템의 경우에는 종종 상당한 주기의 시간동안 데이터의 블록을 홀드(hold)할 필요가 있게 되고, 결과적으로 블록 리프레시가 필요하게 된다.
전형적으로, 각각의 DRAM 디바이스는 최소 칼럼 어드레스에서 최대 칼럼 어드레스까지 각 열들을 계수하여 로우 어드레스를 생성하는 카운터를 사용함으로써 데이터 저장 주기동안 블록이 연속적으로 리프레시하는 모드에 처하게 된다. 각각 새로운 열에 대하여. 완전한 RAS주기가 실행되어야 한다(즉, 새로운 로우 어드레스가 제시되어야 하고, RAS 로써 래치되어야 한다). 각각의 새로운 RAS주기에서 액세스 타임패널티가 지불되어야 한다.
따라서, 진보된 메모리 아키텍쳐, 회로 및 데이터 블록의 신속한 리프레시를 제공하는 수단에 대한 필요성이 제기되게 되었다.
본 발명의 원리는 일반적으로 듀얼 뱅크 메모리 시스템에서 다이나믹 메모리 셀의두 개의 뱅크를 동시에 리프레시 하기 위하여 제공된다. 특히 본 발명의 원리는 하나의 선택된 뱅크에서 셀이 종래의 리드/라이트 모드로 액세스 되고, 리프레시 모드 시에 양 메모의 뱅크의 셀 블록이 단일 초기 칼럼 어드레스 및 단일 초기 오루 어드레스에 따라 리프레시 될 수 있는 메모리 시스템의 구조를 제공한다.
본 발명의 제1 실시 예에 의하면, 열과 행으로 배열된 메모리 셀의 제1 및 제2 뱅크를 포함하는 메모리 회로가 제공된다. 제1 로우 디코더는 로우 어드레스의 제1 그룹으로부터 얻어진 로우 어드레스에 대한 대응으로 제1 뱅크에 주어진 열을 선택하기 위해 제공된다. 제2 로우 디코더는 로우 어드레스의 제2 그룹으로부터 얻어진 로우 어드레스에 대한 대응으로 제2 뱅크에 주어진 열을 선택하기 위해 제공된다. 로우 어드레스 회로는 상기 메모리 회로의 어드레스 포트에 수신되는 단일 로우 어드레스에 대응하여 로우 디코더에 로우 어드레스의 시퀀스를 제시하고, 리프레시 모드시에 제1 그룹의 로우 어드레스만을 제공한다. 리프레시 회로는 로우 어드레스 회로를 제2 로우 디코더에 연결시키고, 리프레시 모드 시에 제1 그룹의 로우 어드레스 회로에 의해 제시된 각 로우 어드레스를 제2 로우 디코더에 의해 제2 그룹에서의 로우 어드레스로 변환한다. 본 발명의 제2 실시 예에 따르면, 각각의 열들은 워드라인 컨덕터와 연계되어 있고 또한 각각의 행은 비트 라인 컨덕터와 연계되어 있는 열과 행으로 배열된 메모리 셀의 제1 및 제2 뱅크를 포함하는 메모리 회로를 제공한다. 제1 로우 디코더는 로우 어드레스의 제1 그룹으로부터 로우 어드레스에 대응하여 제1 뱅크의 로우를 선택하기 위해 제1 뱅크의 워드라인에 연결된다. 제2 로우 디코더는 로우 어드레스의 제2 그룹으로부터 로우 어드레스에 대응하여 제2 뱅크의 로우를 선택하기 위해 제2 뱅크 워드라인에 연결된다. 칼럼 디코더 회로는 리드/라이트 모드 시 칼럼 어드레스에 대응하여 각 뱅크 중에 한 칼럼을 선택하기 위하여 비트 라인에 연결되어 있고, 리프레시 모드 시에는 칼럼 디코더 회로가 비활성화된다. 센스 앰프회로는 리프레시 모드시에 선택된 로우를 따라 선택된 리프레시 셀과 리드/라이트 모드동안 선택된 칼럼에서 선택된 로우를 읽기 위한 제1 및 제2 뱅크의 비트 라인에 연결된다. 또한 프리차지 모드 동안 각각의 뱅크의 모든 비트 라인을 프리차지하기 위한 회로가 제공된다.
칼럼 어드레스 카운터는 클럭 신호에 대응하여 제1 칼럼 어드레스 라인에서 최종 어드레스 라인까지 증가시킴으로써 각 로우 어드레스에 대하여 칼럼 어드레스의 시퀀스를 생성하기 위해 제공된다.
칼럼 어드레스 버스로부터 수신되는 초기의 칼럼 어드레스 및 그 이후 최소 칼럼 어드레스 카운터에 의하여 제공되는 최초 칼럼 어드레스를 상기 칼럼 디코더에 제시하기 위해 칼럼 어드레스 멀티플렉서 회로가 제공된다.
로우 어드레스 카운터는 리드/라이트 모드 시 그 열의 최종 칼럼 어드레스에 대응하여 칼럼에 셀에 대한 액세스를 따르는 제1 로우 어드레스로부터 최종 로우 어드레스까지 하나씩 증가시킴으로써, 리프레시 모드 시 제1 로우 어드레스로부터 최종 로우 어드레스까지 제1 그룹의 로우 어드레스의 시퀀스를 생성하기 위해 2식 증가시킴으로써 로우 어드레스의 시퀀스를 생성하는 것이 제공된다. 로우 어드레스 멀티플렉서(row address multiplexer)회로는 로우 디코더(row decoder) 로우 어드레스 버스(row address bus)로부터 수신된 초기의 로우 어드레스를 제공하며, 그 이후에 로우 어드레스 카운터(row address counter)에 의해 준비되어진 최소한 제1 로우 어드레스를 제공한다. 최종적으로, 리프레시 회로는 로우 멀티플렉서를 제2 디코더에 연결하고, 리프레시 모드 시에 리프레시 회로는 제1 그룹의 각 어드레스를 제2 그룹의 어드레스로 변환시킨다.
본 발명의 보다 확장된 실시 예에 따르면, 워드라인 컨덕터와 연계된 각 열과 비트랑인 컨덕터와 연계된 각 행으로 배열된 제1 및 제2 뱅크의 메모리 셀들을 포함한 메모리가 제공된다. 제1 로우 디코더는 로우 어드레스의 제1 그룹으로부터 로우 어드레스에 대응하여 제1 뱅크의 열을 선택하기 위하여 제1 뱅크의 워드라인과 연결된다.
제2 로우 디코더는 로우 어드레스의 제2 그룹으로부터 로우 어드레스에 대응하여 제2 뱅크에서 열을 선택하기 위하여 제2 뱅크의 워드라인과 연결된다. 리프레시 모드동안 비트 라인 중의 최소 일부를 프리차지하기 위한 회로가 제공된다. 센스 앰프 회로는 선택된 워드라인과 프리차지된 비트라인과 함께 연계된 각 셀을 리프레시하기 위해 제공된다. 어드레스 회로에 선택적으로 연결된 로우 어드레스 카운터는 리프레시 모드 시에 제1 로우 어드레스로부터 최종 로우 어드레스까지 2만큼씩 증가시킴으로써 제1그룹의 로우 리프레시 어드레스의 시퀀스를 발생시킨다.
로우 어드레스 카운터와 제2 로우 디코더를 선택적으로 연결한 리프레시 회로는 리프레시 모드 시에 선택된 비트를 반전(invert) 시킴으로써 상기 제1 그룹의 로우 어드레스를 제2 그룹의 로우 어드레스로 변환시킨다.
본 발명의 원리는 향상된 메모리 시스템과 데이터 블록의 빠른 리프레시를 제공하는 회로를 제공한다. 특히 이 메모리 시스템과 회로는 전체 메모리 블록 또는 전체 메모리 자체를 단일 수신된 로우 어드레스와 칼럼 어드레스에 따라 리프레시하는 것이 가능하다.
진술한 내용은 후술할 발명의 상술을 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적긴 특징과 장점들이 이하에서 상술될 것이다. 발표된 개념과 특정 실시 예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기분으로서 즉시 사용될 수 있음이 당해 기술분야의 숙련된 사람에 의해 인식되어야 한다. 또한 본 발명에서 개시된 발명 개념과 실시 예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한 당해 기술분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어남이 없이 그러한 세부적인 사항으로부터 벗어날 수 있을 것이다.
본 발명의 원리와 장점은 첨부 도면 제1-4도에서 나타낸 실시 예를 언급함으로서 가장 잘 이해될 수 있으며, 동일 도면의 번호들은 동일 부분에 대응된다.
본 발명의 원리는 그래픽/비디오 처리 시스템 내에서 상술될 것이다. 그러나, 이 원리에 따른 메모리 구조, 회로 및 시스템은 많은 데이터 처리 응용 예, 특히 데이터 시퀀스로 동작하는 데이터 처리 응용 예에 채용될 수 있을 것이다.
제1도는 그래픽 및/또는 비디오 데이터의 디스플레이를 콘트롤하는 처리 시스템(100)일부의 고수준 기능 블록도이다. 시스템(100)은 중앙 처리 장치(101), 시스템버스(102), 디스플레이 콘트롤러(103), 프레임 버퍼(104), 디지털/아날로그 컨버터(105)와 디스플레이 장치(106)을 포함한다. 디스플레이 컨트롤러(103), 프레임 버퍼(104), 디지털 /아날로그 컨버터(105)는 단일 집적회로 칩(107)이나 개별 칩에 제작 될 수 있다.
중앙처리장치(101)은 마스터시스템(100)의 전체 운영을 조정하고, 사용자의 명령하에 디스플레이 장치(106)에 디스플레이 할 그래픽 데이터의 내용을 결정하고, 다양한 데이터 처리 기능을 수행한다. 중앙 처리 장치(101)의 한 바람직한 실시 예로서 상용 개인용 컴퓨터에서 사용되는 범용 마이크로프로세서를 사용 할 수 있다. 중앙 처리장치(101)는 한 실시 예로서 ISA버스 또는 PCI버스 방식의 로칼 버스를 이용한 시스템 버스를 통하여 시스템(100)의 나머지 부위와 연결되어 있다. 디지털 /아날로그변환기(105)는 컨트롤러(103에서 디지털 데이터를 수신하고 이에 대응하여 디스플레이(106)을 가동시키는데 필요한 아날로그 데이터를 출력한다. 시스템(100)의 실시 예에 따라 디지털 /아날로그 변환기(105)는 또한 몇 가지 옵션으로 칼라 파레트(color palette), YUV/RGB형식 변환 회로 및/또는 x- 및 y-줌(zoom)회로를 포함한다.
디스플레이(106)의 한 바림직한 실시 예로서 CRT 장치 또는 액정 디스플레이, 전기발광(electroluminescence) 디스플레이, 플라즈마 디스플레이(PLD)가 사용되어질 수 있으며, 복수의 화소로서 다른 형태의 디스플레이 소자가 디스플레이 스크린에 영상을 표현할 수 있다. 또한, 디스플레이(106)은 디지털 마이크로미러(digital micromirror)장치 또는 디지털 데이터를 직접 수용하는 실리콘 카바이드 같은 장치(IEEE Spectrum 잡지 1994년 1월호에 게재되어 있다)를 실시 예로 할 수 있다. 또 다른 실시 예로서 디스플레이(106)은 레이져 프린터 또는 유사 문서 관찰/프린트(view/print)장치와 같은 다른 형태의 출력장치일 수도 있음에 유의하여야 한다.
제2도는 본 발명의 원리에 따른 다이나믹 랜덤 액세스 메모리(DRAM:200)의 기능 블록도이다. 제1도에서 설명된 시스템에서, DRAM(200)은 프레임 버퍼(104)를 구성하기 이해 사용되지만, DRAM(200)은 광범위한 응용 범위에 사용될 수 있는데 특히 순차적 모드 또는 페이지(버스트) 모드 액세스가 필요한 모든 응용 실시 예에 이용될 수 있음을 인식하여야 한다. DRAM(200)은 M개의 열과 N개의 행으로 만들어진 배열에 정렬된 복수의 저장 셀(storage cell:202)로 구성되는 한 쌍의 데이터 뱅크인 뱅크 0(201a)과 뱅크 1(201b)를 포함한다. 각각의 정장 셀(202)의 열은 컨덕티브 로우 라인(워드 라인:203)과 연계되고 각각의 셀의 행은 컨덕티브 칼럼 라인(비트 라인:204)와 연계된다. 선택된 셀(202) 및 워드 라인(203)과 비트 라인(204)는 참조를 위해 각각의 백크(201)에 도시되어 있다.
콘트롤 회로(205)는 어드레스의 입력 및 래치, 메모리(200)의 외부 회로 및 장치와의 데이타 교환, 전력 입력과 분배, RAS 및 CAS 또는 read/write등과 같은 콘트롤 신호의 입력, 및 필요한 내부 클럭의 생성을 콘트롤한다. 어드레스 포트에서 로우 어드레스 스트로브(RAS)를 수령하고 래치한 후, 주어진 로우 어드레스는 내부의 로우 어드레스 버스(207)에 제시된다. 로우 어드레스가 래치된 후에 어드레스 포트에서 수신된 칼럼 어드레스는 칼럼 어드레스 스트로브(CAS)와 래치되고 내부 칼럼 어드레스 버스(207)에 제시된다.
로우 어드레스 버스(207)는 로우 어드레스 멀티플렉서(208)의 제1 입력 및 카운터(209)의 데이터 로드(data load)입력과 연결된다. 로우 멀티플렉서(208)의 제2 입력은 로우 어드레스 카운터(208)의 출력과 연결된다. 이후에 상술된 대로, 로우 어드레스 카운터는 초기 로우 어드레스를 탑재하고 나서 로우 어드레스 시퀀스를 생성하기 위하여 ROWINC클럭 신호에 따라 그 이후 값을 증가시킨다. 각각의 데이터 뱅크(201)은 로우 라인(워드라인) 디코더(210)과 연계된다. 바람직한 실시 예로서, 워드라인 디코더(210a)는 로우 어드레스 멀티플렉서(208)로부터 짝수 어드레스 출력에 따라 뱅크(201a)의 액세스할 열을 선택하고, 워드라인 디코더(210b)는 멀티플렉서(208)로부터의 홀수 어드레스 출력에 따라 뱅크(201b)의 액세스할 행을 선택한다.
칼럼 어드레스 버스(207)은 칼럼 어드레스 멀티플렉서(211)의 제1 입력 및 카운터(212)의 데이터 로드 입력과 연결된다. 아래에 후술하듯이, 칼럼 어드레스 카운터(212)는 초기 어드레스를 탑재하고, 그 이후 칼럼 어드레스 시퀀스 생성을 위하여 매번 CAS 신호(또는 다른 실시 예로서 CAS로부터 생성된 클럭 신호)의 하가 엣지(falling edge)에 대응하여 그 값을 증가시킨다. 칼럼 어드레스 멀티 플렉서(211)의 출력은 각각 뱅크 201a와 뱅크 201b에 연계된 칼럼 디코더/센스 앰프 회로(203a,203b)에 연결되어 있다. 바람직한 실시 예에서, 칼럼 디코더(213a)와 칼럼 디코더(213b) 양자는 칼럼 어드레스 멀티플렉서(211)로부터의 각 어드레스 출력에 응답한다. 칼럼 어드레스 디코더/센스 앰프(213)과 칼럼 라인(204)는 뱅크(201)에서 선택된 셀에 액세스 경로를 제공한다.
바람직한 실시 예에서, 칼럼 디코더/센스 앰프 회로(213) 내부의 센스 앰프는 활성화(선택)된 워드라인(203)과 선택된 비트 라인(리드 또는 리프레시 주기 동안 프리차지가 된다:204)의 교점에 있는 셀을 리프레시하는 방식의 종래의 센스 앰프이다. 만일 선택된 셀(202)의 캐패시터에 약 0 볼트의 전위가 저장되어 있다면, 리드 혹은 리프레시 주기 동안 그 캐패시터는 관련된 비트 라인(204)와 연결되고 프리차지된 비트라인(204) 상의 캐패시턴스에 의하여 충전되었던 전하로 충전된다. 따라서, 비트 라인 전압은 감소하게 된다. 상기 비트 라인(204)에 연결된 센스 앰프는 이 전압의 감소를 감지하여 약 0 볼트를 출력한다. 센스 앰프로부터 나오는 0 볼트 출력은 비트 라인(204)에서 선택된 셀(204)의 캐패시터 전하를 약 0 볼트로 리스토어(리프레시)하기 위하여 비트 라인(204)에 인가된다. 만일 선택된 셀(202)의 캐패시터가 양의 전압을 저장하고 있다면, 리드/리프레시 동작 중 캐패시터의 충전된 전하는 연계된 비트 라인에 연결되고, 비트라인의 전압이 증가한다. 관련 센스 앰프는 비트 라인(204)의 전압의 미세 변화를 감지하여 상응하는 고전압(high voltage)를 출력한다. 이러한 고전압은 선택된 비트 라인(204)의 캐패시터 전압을 완전히 리스토어(리프레시)하도록 선택된 비트 라인(204)에 인가된다.
입력/출력 멀티플렉서(214)는 로우 어드레스 멀티플렉서(208)으로부터의 추력에 대응하여 콘트롤 회로(205)와 칼럼 디코더/센스 앰프(213a, 213b)사이의 데이터 교환을 제어한다. 바람직한 실시 예에서, 입출력 멀티플렉서(214)는 짝수 로우 어드레스에 대해 (칼럼 디코더/센스 앰프(213a)를 통해) 뱅크(201a)에 어드레스된 셀 및 홀수 로우 어드레스에 대해 뱅크(201b)에 어드레스된 셀을 액세스하도록 허가한다.
로우 어드레스 멀티플렉서(208)과 칼럼 어드레스 멀티플렉서(211)은 멀티플렉서 콘트롤 회로(215)에 의한 콘트롤 신호에 대응하여 스위칭 접속된다. 콘트롤 회로(205)를 통해 수신된 모드 선택 신호는 메모리(200)이 종래의 랜덤 액세스 모드에서는, 로우 어드레스 멀티플렉서(208)과 칼럼 어드레스 멀티플렉서(211)은 로우 어드레스 버스(206) 및 칼럼 어드레스 버스(207)의 어드레스를 로우 디코더(210) 및 칼럼 디코더(211)에 전달시키기 위하여 항상 스위칭되어 있다. 페이지 모드에서는, 로우 어드레스 멀티플렉서(208)은 로우 어드레스 버스(206)의 초기 로우 어드레스를 전달한 후, 로우 어드레스이 주어진 시퀀스의 다음 로우 어드레스가 로우 카운터(209)로부터 통과되도록 (로우 카운터(209)으로부터의 제1 어드레스 출력은 입력된 초기 로우 어드레스이고 1 만큼씩 증가된다) 멀티플렉서 콘트롤 회로(215)에 의하여 스위칭된다. 같은 방식으로, 페이지 모드에서 칼럼 어드레스 멀티플렉서(211)은 칼럼 어드레스 버스(207)의 초기 칼럼 카운터(212)로부터 통과되도록 (칼럼 어드레스 카운터(212)으로부터의 제1 어드레스 출력은 입력된 초기 칼럼 어드레스이고 1 만큼씩 증가된다) 멀티플렉서 콘트롤 회로(215)에 스위칭된다.
또한, 멀티플렉서 콘트롤 회로(215)는 버스(216)을 통하여 콘트롤 회로(205)로부터 열과 행의 스톱 어드레스를 수신한다. 페이지 모드에서는 액세스 될 마지막 열과 마지막 행의 어드레스를 상기 스톱 어드레스가 지정한다. 바람직한 실시 예에서, 열과 행의 스톱 어드레스는 초기의 열과 행 어드레스의 수신에 이어 어드레스 입력 포트에서 연속적으로 수신된다. 이후에 추가 상술하듯이, 스톱 어드레스는 CAS와 스톱 어드레스 스트로브(SAS)에 응답하여 래치(멀티플렉서)되어진다. 멀티플렉서 콘트롤 회로(215)는 로우 카운터(209)와 칼럼 카운터(212)로부터 추력된 현재 어드레스와 수신된 로우 및 칼럼 스톱 어드레스를 비교한다. 칼럼 카운터(212)의 계수가 칼럼 스톱 어드레스와 동일한 경우 어드레스 로우를 따라 마지막 셀이 어드레스되고 상기 셀에 대한 액세스가 완료된 후에 CAS 신호의 다음번 하강 엣지 후에 로우 카운터(209)의 로우 어드레스를 증가시키기 위하여 ROWINC는 활성화된다. 열의 마지막 셀과 같은 주어진 셀에 대한 액세스의 완료는 콘트롤 회로(205) 및/또는 입출력 멀티플렉서(214)에의 해당 데이터의 래치 여부를 모니터함으로써 판단된다. 칼럼 카운터(212)는 리셋 또는 랩-어라운드(wrapping-around)에 의하여 초기의 칼럼 어드레스로 되돌아 온다. 로우 카운터(209)는 계수가 콘트롤 회로에 래치되어 있는 로우 스톱 어드레스와 같아질 때까지 ROWINC의 각 활성 주기와 함께 증가한다. 일단 최종 선택된 열의 마지막 선택 셀에 대한 액세스가 완료되면 (즉, 카운터(209)와 카운터(212)가 각각 로우 및 칼럼 스톱 어드레스에 래치된 값과 동일하고 해당 어드레스된 셀(201)에 대한 액세스가 완료된 경우), 버스트 액세스 전 주기가 완료되게 된다. 로우 및 칼럼 어드레스 멀티플렉서(208,211)은 버스(206,207)상의 새로운 초기 어드레스를 기다리기 위하여 스위칭된다.
메모리 시스템(200)의 동작에 대한 완전한 설명을 위해서는 동일 출원하여 계류중인 출원번호 08/291/093, (대리인 일련번호 C3341-P04US)를 참조하면 된다.
본 발명의 원리에 따라 리프레시 인에이블 회로(217)은 로우 어드레스 멀티플렉서(208)로부터 나오는 로우 어드레스 출력을 뱅크 1 로우 디코더(210b)의 입력에 선택적으로 연결한다. 리프레시 인에이블 회로(217)은 버스(218)을 통하여 콘트롤 회로(205)로부터 수신되는 셀프 리프레시 인에이블 신호(SREN)에 의해 리프레시 모드로 활성화된다. 바람직한 실시예에서, 로우 어드레스 카운터(209)는 짝수 어드레스가 로우 멀티플렉시(211)로 부터의 출력이 되도록 (정상적으로 오직 뱅크 0 로우 디코더(210a) 만을 활성화시킴) 리프레시 모드 시에 2 만큼씩 계수한다. 이와 동시에 셀프리프레시 회로(217)은 뱅크(201b ; 뱅크 1)에 홀수 어드레스를 제공하기 위하여 초기 어드레스에 1을 더하고, 그리하여 리프레시 동안 홀수 뱅크(201b ; 뱅크 1)이 해당 워드라인을 동시에 액세스하도록 한다. 컬럼 디코더(213)은 리프레시 모드 시에 비활성화 되고, 비트 라인은 RAS가 고전압일 때 프리차지된다. 각 활성화(선택)된 워드라인(203)의 각 활성화된 쌍 (각각 뱅크 201a 및 201b에 존재하는)의 모든 셀들은 상기 기술한 종래의 방식에 의하여 리프레시된다. 로우 어드레스 카운터(209)는 계속해서 3만큼씩 증가하여 로우 스톱 어드레스에 도착할 때까지 또는 뱅크(201)의 최종열에 도착할 때까지 어드레스의 시퀀스를 생성하게 된다.
제3도는 리프레시 인에이블 회로(217)의 기능 블록도이다. 로우 어드레스 비트 BIT0와 셀프 리프레시 인에이블 신호는 셀프 리프레시 회로(301)에 입력되어지고, 그 상세한 회로도가 제4도 도시되어 있다. 나머지 BIT1에서 부터 BITn까지의 로우 어드레스 비트들은 BIT0 지연시간을 복제하는 지연회로(301)을 통과하게 된다. 상술된 실시예에서 각각의 비트를 위한 지연회로는 직렬 접속한 인버터 쌍(300)을 포함한다. 또다른 실시예에서, 미리 설정된 양의 지연시간을 제공할 수 있는 다른 알려진 수단이 사용될 수 있다.
제4도에 도시되어 있는 리프레시 회로(301)의 바람직한 실시예는 두 세트의 트랜지스터를 포함하며, 그중 제1은 트랜지스터(400-403)을 포함한다. P-채널 트랜지스터(400)은 Vcc에 연결된 소스/드레인, SREV 신호를 수신하기 위하여 연결된 게이트, 및 -채널 트랜지스터(401)의 한 소스/드레인에 연결된 또다른 소스/드레인을 포함한다. 트랜지스터(401)의 게이트는 인버터(408)에 의하여 반전 동작 수행 후 로우어드레스 비트 BIT0를 수신하기 위하여 연결된다. 트랜지스터(401)의 또다른 소스/드레인은 N-채널 트랜지스터(401)의 제1 소스/드레인에 연결되어 지고 게이트는 인버터(408)의 출력에 연결되어 진다. 트랜지스터(401)의 또다른 소스/드레인은 N-채널 트랜지스터(403)의 제1 소스/드레인에 연결된다. 트랜지스터(403)의 게이트는 인버터(409)의 또다른 소스/드레인은 Vss(0 볼트) 접지에 연결된다.
셀프 리프레시 회로(301)에 포함되어 있는 제2 트랜지스터 세트는 트랜지스터(404-407)들을 포함한다. p-채널 트랜지스터(404)는 Vcc에 연결된 소스/드레인, 인버터(409)로부터의 SREN 보수(complement) 출력에 연결되어 있는 게이트, 및 P-채널 트랜지스터(405)의 게이트는 로우 어드레스 비트 BIT0를 수신하기 위하여 연결되어 있다. 트랜지스터(405)의 또다른 소스/드레인은 N-채널 트랜지스터(406)의 소스/드레인에 연결되어 있는데, 그것의 게이트는 로우 어드레스 비트 BIT0를 수신하기 위하여 연결되어 있다. 트랜지스터(406)의 다른 소스/드레인은 N-채널 트랜지스터(407)의 제1 소스/드레인에 연결되어 있다. 트랜지스터(407)의 게이트는 콘트롤 신호 SREN을 수신한다. 트랜지스터(407)의 다른 소스/드레인은 Vss(0 볼트) 접지와 연결되어 있다.
리프레시 회로(301)은 SREN 신호가 활성화(고전압)일 때에 BIT0의 극성을 반전시킴으로써 로우 어드레스 디코더(210b ; 뱅크 1)에 제공되고 있는 로우 어드레스를 변환시킨다. SREN이 고전압이고 BIT0이 고전압일 때 트랜지스터(406)과 트랜지스터(407)은 턴온되고 BITOUT 출력을 저전압으로 끌어내린다. SREN이 고전압이고 BIT0가 저전압일 때 트랜지스터(404) 및 트랜지스터(405)는 턴온되고 BITOUT 출력을 대략 Vcc로 상승시킨다.
메모리(200)이 리프레시 모드에 있지 않는 경우 SREN은 저전압이다. 이 모드에서는 BIT0가 고전압인 경우 트랜지스터(400)과 트랜지스터(401)은 턴온되고 BITOUT 출력은 Vcc로 상승된다. BIT0가 저전압인 경우 트랜지스터(402)와 트랜지스터(403)은 BITOUT 출력을 대략 0볼트로 하강시킨다.
비록 본 발명과 그 장점이 상술되어 있다 하더라도, 첨부된 특허 청구범위에 정의된 본 발명의 개념과 사상을 벗어나지 않는 한도 내에서 다양한 변환, 치환, 및 변경이 가능하다.

Claims (20)

  1. 메모리 회로에 있어서, 로우(row)과 컬럼(column)으로 배열되어 있는 메모리 셀의 제1 및 제2 뱅크(bank); 로우 어드레스(row address)의 제1 그룹의 로우 어드레스에 대응하여 상기 제1 뱅크의 제1 열을 선택하기 위한 제1 로우 디코더(row decoder); 로우 어드레스의 제2 그룹의 로우 어드레스에 대응하여 상기 제2 뱅크의 제2 열을 선택하기 위한 제2 로우 디코더; 리프레시(refresh) 모드에서 상기 제1 그룹의 로우 어드레스만을 제시하고, 어드레스 포트(port)에서 상기 메모리 회로로 수신되는 단일 로우 어드레스에 대응하여 상기 로우 디코더로 상기 로우 어드레스의 시퀀스(sequence)를 제시하기 위한 로우 어드레스 회로; 및 사기 로우 어드레스 회로를 상기 제2 로우 디코더에 연결하고, 상기 리프레시 모드에서 상기 제1 그룹의 상기 로우 어드레스 회로에 의해 제시된 상기 로우 어드레스를 상기 제2 로우 디코더에 의해 사용되기 위한 상기 제2 그룹의 상기 어드레스로 변환시키는 리프레시 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  2. 제1항에 있어서, 상기 리프레시 회로는 상기 제1 그룹의 상기 어드레스의 선택된 비트를 반전시킴으로써 상기 제1 그룹의 상기 어드레스를 상기 제2 그룹의 상기 어드레스로 변환시키는 것을 특징으로 하는 메모리 회로.
  3. 제2항에 있어서, 상기 리프레시 회로는 제1 그룹의 상기 어드레스 가운데 최하위 비트(least significant bit)를 반전시키는 것을 특징으로 하는 메모리 회로.
  4. 제1항에 있어서, 상기 제1 그룹의 상기 로우 어드레스는 짝수의 어드레스를 포함하고, 상기 제2 그룹의 상기 로우 어드레스는 홀수 어드레스를 포함하는 것을 특징으로 하는 메모리 회로.
  5. 제1항에 있어서, 상기 제1 그룹의 상기 로우 어드레스 각각은 복수개의 비트를 포함하고, 상기 리프레시 회로는 리프레시 인에이블 신호(refresh enable signal)에 응답하여 상기 복수개의 비트 중 선택된 한 비트를 반전시키는 회로; 및 상기 비트들 중 다른 비트들을 지연시키는 회로를 포함하며, 상기 지연은 상기 비트들 가운데 상기 선택된 비트에 의하여 나타나는 지연와 동일(mimicking)한 것을 특징으로 하는 메모리 회로.
  6. 제5항에 있어서, 반전을 수행하는 상기 회로는, 제1 전압원에 연결되어 있는 제1 소스/드레인 및 리프레시 인에이블 신호를 수신하도록 연결되어 있는 게이트를 갖는 제1 타입의 제1 트랜지스터; 상기 제1 트랜지스터의 제2 소스/드레인에 연결되어 있는 제1 소스/드레인과 상기 로우 회로(row circuiting)로부터 반전된 로우 어드레스 비트를 수신하도록 연결된 게이트를 갖는 상기 제1 타입의 제2 트랜지스터; 상기 제2 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인 및 상기 반전된 로우 어드레스 비트를 수신하기 위해 연결된 게이트를 갖는 제2 타입의 제3 트랜지스터; 상기 제3 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 제2 전압원에 연결된 제2 소스/드레인 및, 상기 리프레시 인에이블 신호의 반전 신호를 수신하기 위하여 연결된 게이트를 갖는 상기 제2 타입의 제4 트랜지스터; 상기 제1 전압원에 연결되어 있는 제1 소스/드레인 및 상기 반전된 리프레시 인에이블 신호를 수신하기 위해 연결된 게이트를 갖는 상기 제1 타입의 제5 트랜지스터; 상기 제5 트랜지스터의 제2 소스/드레인에 연결되어 있는 제1 소스/드레인 및 상기 어드레스 비트를 수신하도록 연결된 게이트를 갖는 상기 제1 타입의 제6 트랜지스터; 및 상기 제6 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인 및 상기 어드레스 비트를 수신하기 위해 연결된 게이트를 갖는 상기 제2 타입의 제7 트랜지스터; 상기 제7 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 상기 제2 전압 전원에 연결된 제2 소스/드레인 및 상기 리프레시 인에이블 신호를 수신하기 위해 연결된 게이트를 갖는 상기 제2 타입의 제8 트랜지스터;를 포함하고, 상기 제3 트랜지스터의 상기 제1 소스/드레인 및 상기 제7 트랜지스터의 상기 제1 소스/드레인이 상기 리프레시 회로의 출력에 연결되어 있는 것을 특징으로 하는 메모리 회로.
  7. 제6항에 있어서, 상기 제1 타입의 상기 트랜지스터들은 p-채널 전계 효과 트랜지스터를 포함하고, 상기 제2 타입의 상기 트랜지스터들은 n-채널 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 메모리 회로.
  8. 제1항에 있어서, 상기 리프레시 모드에서 비활성화(deactivated)되고, 컬럼 어드레스에 대응하여 상기 뱅크의 각각에 있는 컬럼을 선택하기 위한 컬럼 디코더 회로; 클럭 신호에 응답하여 제1 컬럼 어드레스로부터 최종 컬럼 어드레스까지 계수 증가시킴(incrementing)으로써 상기 각 로우 어드레스마다 상기 컬럼 어드레스의 시퀀스를 생성하기 위한 컬럼 어드레스 카운터; 컬럼 어드레스 버스로부터 수신된 초기의 컬럼 어드레스 및 그 이후에는 최소한 상기 컬럼 어드레스 카운터에 의해 제공되는 제1 컬럼 어드레스를 상기 컬럼 디코더에 제시하는 멀티플렉시 회로를 더 포함하는 것을 특징으로 하는 메모리 회로.
  9. 제1항에 있어서, 상기 로우 어드레스 회로는 상기 최총 컬럼 어드레스에 대응하는 컬럼 내의 셀에 대한 액세스에 후속하여 제1 로우 어드레스부터 최종 로우 어드레스까지 계수 증가시킴(incrementing)으로써 상기 로우 어드레스의 시퀀스를 생성하기 위한 로우 어드레스 카운터; 및 로우 어드레스 버스로부터 수신된 초기의 로우 어드레스 및 이후로는 상기 로우 어드레스 카운터에 의해 제공되는 최소한 제1 로우 어드레스를 상기 로우 디코더에 제시하기 위한 멀티플렉시 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  10. 제9항에 있어서, 상기 로우 어드레스 카운터는 상기 리프레시 모드에서 2씩 계수 증가하는 것을 특징으로 하는 메모리 회로.
  11. 열 및 행으로 배열되어 있고 상기 각 열은 워드라인 컨덕터와 연계되어 있고, 상기 각 행은 비트 라인 컨덕터와 연계되어 있는 메모리 셀의 제1 및 제2 뱅크; 로우 어드레스의 제1 그룹의 로우 어드레스에 대응하여 상기 제1 뱅크의 열을 선택하기 위한, 상기 제1 뱅크의 상기 워드라인에 연결되어 있는 제1 로우 디코더; 로우 어드레스의 제2 그룹의 로우 어드레스에 연결되어 있는 제2 로우 디코더; 상기 비트 라인에 연결되어 있고, 리프레시 모드 시에는 비활성화되며, 리드/라이트 모드(read/write mode)시에 컬럼 어드레스에 대응하여 상기 뱅크들 가운데 적어도 하나의 컬럼을 선택하기 위한 컬럼 디코더 회로; 상기 리프레시 모드 시에 선택된 열을 따라 상기 선택된 로우와 선택된 상기 컬럼 리프레시 셀에서 상기 셀을 읽기 위해 상기 제1 및 제2 뱅크의 상기 비트 라인에 연결된 센스 앰프 회로; 상기 리프레시 모드 동안 상기 모든 비트 라인을 프리차지하기 위한 회로; 클럭 신호에 응답하여 제1 컬럼 어드레스부터 최종 컬럼 어드레스까지 계수 증가시킴으로써 상기 로우 어드레스에 대하여 상기 컬럼 어드레스의 시퀀스를 생성하기 위한 컬럼 어드레스 카운터; 컬럼 어드레스 버스로부터 수신되는 초기의 컬럼 어드레스 및 그 이후 상기 컬럼 어드레스 카운터에 의하여 제공되는 적어도 제1 컬럼 어드레스를 상기 컬럼 디코더에 제시하기 위한 컬럼 어드레스 멀티플렉시 회로; 상기 리드/라이트 모드시에는 상기 최종 컬럼 어드레스를 대응하는 컬럼에 있는 상기 셀로의 액세스를 따라서 제1 로우 어드레스로부터 최종 로우 어드레스까지 하나씩 계수 증가시키고, 상기 리프레시 모드에서 상기 제1 그룹으로부터 로우 어드레스의 시퀀스를 생성하기 위하여 상기 제1 로우 어드레스로부터 상기 최종 로우 어드레스까지 2씩 계수 증가시키는 것에 의하여 상기 로우 어드레스의 시퀀스를 생성시키기 위한 로우 어드레스 카운터; 로우 어드레스 버스로부터 수신된 초기이 어드레스 및 그 이후 상기 로우 어드레스 카운터에 의하여 제공되는 최소한 제1 로우 어드레스를 상기 로우 디코더에 제공하기 위한 어드레스 멀티플렉시 회로; 및 상기 제2 로우 디코더와 상기 로우 멀티플렉시 회로를 연결하고, 상기 리프레시 모드시에 상기 제1 그룹의 상기 어드레스를 상기 제2 그룹의 상기 어드레스로 변환하는 상기 리프레시 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  12. 제11항에 있어서, 상기 어드레스의 제1 그룹은 짝수 어드레스로 구성되고 상기 어드레스의 제2 그룹을 홀수 어드레스로 구성되는 것을 특징으로 하는 메모리 회로.
  13. 제11항에 있어서, 상기 리프레시 회로는 상기 로우 어드레스 카운터에 의해 상기 제2 로우 디코더에 제시되는 각각의 상기 로우 어드레스 중 선택된 비트를 리프레시 콘트롤 신호(refresh control signal)에 응답하여 반전시키는 동작이 가능한 것을 특징으로 하는 메모리 회로.
  14. 제11항에 있어서, 상기 리프레시 회로는 제1 전압원에 연결된 제1 소스/드레인과 리프레시 인에이블 신호를 수신하기 위해 연결된 게이트를 갖는 제1 p-채널 트랜지스터; 상기 제1 p-채널 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인 및 상기 로우 회로로부터 상기 선택된 어드레스 비트의 반전 비트를 수신하기 위해 연결된 게이트를 갖는 제2 p-채널 트랜지스터; 상기 제2 p-채널 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인 및 상기 반전된 로우 어드레스 비트를 수신하기 위해 연결된 게이트를 갖는 제1 n-채널 트랜지스터; 상기 제1 n-채널 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 제2 전압 전원에 연결된 제2 소스/드레인 및 상기 반전된 리프레시 인에이블 신호를 수신하기 위해 연결된 게이트를 갖는 제2 n-채널 트랜지스터; 상기 제1 전압 전원에 연결된 제1 소스/드레인 및 상기 리프레시 인에이블 신호의 반전 신호를 수신하기 위해 연결된 게이트를 갖는 제3 p-채널 트랜지스터; 상기 제3 p-채널 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인 및 상기 어드레스 비트를 수신하도록 연결된 게이트를 갖는 것을 특징으로 하는 제4 p-채널 트랜지스터; 상기 제4 p-채널 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인 및 상기 어드레스 비트를 수신하기 위하여 연결된 게이트를 갖는 것을 특징으로 하는 제3 n-채널 트랜지스터; 상기 3 n-채널 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인과 제2 전압 전원에 연결된 제2 소스/드레인 및 상기 리프레시 인에이블 신호를 수신하기 위해 연결된 게이트를 갖는 제4 n-채널 트랜지스터를 포함하고, 상기 제1 n-채널 트랜지스터의 상기 제1 소스/드레인 및 상기 제3 n-채널 트랜지스터의 상기 제1 소스/드레인은 상기 리프레시 회로의 출력에 연결된 것을 특징으로 하는 메모리 회로.
  15. 제14항에 있어서, 상기 리프레시 회로는 상기 선택 비트에 의해 나타나는 양만큼 상기 제2 디코더에 제시된 각각의 상기 로우 어드레스의 나머지 비트들을 지연시키도록 동작 가능하게 하는 지연 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  16. 열과 행으로 배열되어 있고, 각각의 상기 열은 워드라인 컨덕터와 연결되어 있고, 각각의 상기 행은 비트 라인 컨덕터와 연계되어 있는 메모리 셀의 제1 및 제2 뱅크; 로우 어드레스의 제1 그룹으로부터의 로우 어드레스에 대응하여 상기 제1 뱅크내의 열을 선택하기 위해 상기 제1 뱅크의 상기 워드라인에 연결되어 있는 제1 로우디코더; 로우 어드레스의 제2 그룹으로부터의 로우 어드레스에 대응하여 상기 제2 뱅크내의 상기 열을 선택하기 위한, 상기 제2 뱅크의 상기 워드라인을 연결되어 있는 제2 로우 디코도; 상기 리프레시 모드 시에 상기 제1 로우 어드레스로부터 상기 최종 로우 어드레스까지 2씩 계수 증가시킴으로써 상기 로우 디코더에 제시하기 위한 상기 제1 그룹의 로우 리프레시 어드레스의 시퀀스를 생성시키기 위한 로우 어드레스 카운터; 상기 리프레시 모드 시에 상기 어드레스 내의 선택 비트를 반전시킴으로써 상기 제1 그룹의 상기 어드레스를 상기 제2 로우 디코더에 의해 사용되기 위한 상기 제2 그룹의 내의 상기 어드레스로 변환하도록 동작 가능한 리프레시 회로; 및 프리차지된 상기 라인과 상기 워드라인 중 선택된 워드라인을 따라 셀을 리프레시 시키기 위한 회로를 포함하는 것을 특징으로 하는 메모리.
  17. 제16항에 있어서, 상기 선택 비트는 상기 제1 그룹의 상기 어드레스의 최하위 비트(least significant bit)를 포함하는 것을 특징으로 하는 메모리.
  18. 제16항에 있어서, 상기 리프레시 회로는 제1 전압원에 연결된 제1 소스/드레인 및 리프레시 인에이블 신호를 수신하기 위해 연결된 게이트를 갖는 제1 타입이 제1 트랜지스터; 상기 제1 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인 및 상기 로우 회로로부터 반전된 로우 어드레스 비트를 수신하도록 연결된 게이트를 갖는 상기 제1 타입의 제2 트랜지스터; 상기 제2 트랜지스터의 제2 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인 및 상기 반전된 로우 어드레스 비트를 수신하도록 연결된 게이트를 갖는 제2 타입의 제3 트랜지스터; 상기 제3 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인, 제2 전압 전원에 연결된 제2 소스/드레인, 및 반전된 상기 제2 타입의 제4 트랜지스터; 상기 제1 전압 전원에 연결된 제1 소스/드레인 및 상기 반전된 리프레시 인에이블 신호를 수신하도록 연결된 게이트를 갖는 상기 제1 타입의 제5 트랜지스터; 상기 제5 트랜지스터의 제2 소스/드레인과 연결된 소스/드레인 및 수신된 상기 어드레스 비트를 수신하도록 연결된 게이트를 갖는 상기 제1 타입의 제6 트랜지스터; 상기 제6 트랜지스터의 제2 소스/드레인에 연결되어진 제1 소스/드레인 및 상기 어드레스 비트를 수신하도록 연결된 게이트를 갖는 상기 제2 타입의 제7 트랜지스터; 및 상기 제7 트랜지스터의 제2 소스/드레인에 연결된 제1 소스/드레인과 상기 제2 전압 전원에 연결된 제2 소스/드레인, 및 상기 리프레시 인에이블 신호를 수신하기 위해 연결된 게이트를 갖는 상기 제2 타입의 제8 트랜지스터를 포함하고, 상기 제3 트랜지스터의 상기 제1 소스/드레인과 상기 제7 트랜지스터의 상기 제1 소스/드레인은 상기 리프레시 회로의 출력에 연결되어 있는 것을 특징으로 하는 메모리.
  19. 제18항에 있어서, 상기 제1 타입의 상기 트랜지스터들은 p 채널 전계 효과 트랜지스터를 포함하고, 상기 제2 타입의 상기 트랜지스터들은 n 채널 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 메모리.
  20. 제16항에 있어서, 상기 리프레시 모드 시에는 비활성화되는, 컬럼 어드레스에 대응하여 상기 각각의 뱅크 내의 컬럼을 선택하기 위한 컬럼 디코더 회로; 클럭 신호에 응답하여 제1 컬럼 어드레스로부터 최종 컬럼 어드레스까지 계수 증가시킴으로써 상기 각각의 로우 어드레스에 대해 상기 컬럼 어드레스의 시퀀스를 생성시키기 위한 컬럼 어드레스 카운터; 및 컬럼 어드레스 버스로부터 수신되는 초기의 컬럼 어드레스 및 그 이후에는 상기 컬럼 어드레스 카운터에 의해 제공되는 적어도 제1 컬럼 어드레스를 상기 컬럼 디코더에 제시하기 위한 멀티플렉서 회로를 포함하는 것을 특징으로 하는 메모리.
KR1019950024964A 1994-08-16 1995-08-14 듀얼 뱅크 메모리를 리프레시하는 회로 및 방법 KR0176739B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US8/291,155 1994-08-16
US08/291,155 US5442588A (en) 1994-08-16 1994-08-16 Circuits and methods for refreshing a dual bank memory

Publications (2)

Publication Number Publication Date
KR960008551A KR960008551A (ko) 1996-03-22
KR0176739B1 true KR0176739B1 (ko) 1999-05-15

Family

ID=23119101

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950024964A KR0176739B1 (ko) 1994-08-16 1995-08-14 듀얼 뱅크 메모리를 리프레시하는 회로 및 방법

Country Status (5)

Country Link
US (1) US5442588A (ko)
EP (1) EP0698887B1 (ko)
JP (1) JP3186534B2 (ko)
KR (1) KR0176739B1 (ko)
DE (1) DE69517888T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668995B1 (ko) * 1998-05-28 2007-01-16 마쯔시다덴기산교 가부시키가이샤 비디오 메모리 시스템

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3647040B2 (ja) * 1994-11-15 2005-05-11 シラス ロジック，インコーポレイテッド メモリ素子内の欠陥セルに対処する回路、システム、および方法
EP0804785A2 (en) * 1994-12-06 1997-11-05 Cirrus Logic, Inc. Circuits, systems and methods for controlling the display of blocks of data on a display screen
US5701143A (en) * 1995-01-31 1997-12-23 Cirrus Logic, Inc. Circuits, systems and methods for improving row select speed in a row select memory device
US6108015A (en) * 1995-11-02 2000-08-22 Cirrus Logic, Inc. Circuits, systems and methods for interfacing processing circuitry with a memory
US5617555A (en) * 1995-11-30 1997-04-01 Alliance Semiconductor Corporation Burst random access memory employing sequenced banks of local tri-state drivers
JPH09204774A (ja) * 1995-12-22 1997-08-05 Hitachi Ltd 半導体メモリ
US5748968A (en) * 1996-01-05 1998-05-05 Cirrus Logic, Inc. Requesting device capable of canceling its memory access requests upon detecting other specific requesting devices simultaneously asserting access requests
US6504548B2 (en) * 1998-09-18 2003-01-07 Hitachi, Ltd. Data processing apparatus having DRAM incorporated therein
US5881016A (en) * 1997-06-13 1999-03-09 Cirrus Logic, Inc. Method and apparatus for optimizing power consumption and memory bandwidth in a video controller using SGRAM and SDRAM power reduction modes
US5856940A (en) * 1997-08-15 1999-01-05 Silicon Aquarius, Inc. Low latency DRAM cell and method therefor
US6075744A (en) 1997-10-10 2000-06-13 Rambus Inc. Dram core refresh with reduced spike current
JP3247647B2 (ja) * 1997-12-05 2002-01-21 株式会社東芝 半導体集積回路装置
US6442667B1 (en) * 1998-06-08 2002-08-27 Texas Instruments Incorporated Selectively powering X Y organized memory banks
US6222786B1 (en) 1999-11-02 2001-04-24 Silicon Aquarius, Inc. Dynamic random access memory with write-without-restore and systems and methods using the same
JP3745185B2 (ja) 2000-03-13 2006-02-15 沖電気工業株式会社 ダイナミックランダムアクセスメモリ
US6445636B1 (en) 2000-08-17 2002-09-03 Micron Technology, Inc. Method and system for hiding refreshes in a dynamic random access memory
JP2002351430A (ja) * 2001-05-30 2002-12-06 Mitsubishi Electric Corp 表示装置
US7290117B2 (en) * 2001-12-20 2007-10-30 Hewlett-Packard Development Company, L.P. Memory having increased data-transfer speed and related systems and methods
US6618314B1 (en) 2002-03-04 2003-09-09 Cypress Semiconductor Corp. Method and architecture for reducing the power consumption for memory devices in refresh operations
US6922350B2 (en) * 2002-09-27 2005-07-26 Intel Corporation Reducing the effect of write disturbs in polymer memories
US7129925B2 (en) * 2003-04-24 2006-10-31 Hewlett-Packard Development Company, L.P. Dynamic self-refresh display memory

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5873096A (ja) * 1981-10-27 1983-05-02 Nec Corp 半導体メモリ
JPH069114B2 (ja) * 1983-06-24 1994-02-02 株式会社東芝 半導体メモリ
JPS6167154A (ja) * 1984-09-11 1986-04-07 Fujitsu Ltd 半導体記憶装置
JPS62241198A (ja) * 1986-04-14 1987-10-21 Hitachi Ltd ダイナミツク型ｒａｍ
US5251177A (en) * 1989-01-23 1993-10-05 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having an improved refresh operation
JPH02260195A (ja) * 1989-03-30 1990-10-22 Mitsubishi Electric Corp リフレッシュコントロール回路
US5280594A (en) * 1990-07-25 1994-01-18 Advanced Micro Devices, Inc. Architecture for high speed contiguous sequential access memories
US5251178A (en) * 1991-03-06 1993-10-05 Childers Jimmie D Low-power integrated circuit memory
JP2794138B2 (ja) * 1991-08-13 1998-09-03 三菱電機株式会社 半導体記憶装置
JPH05266657A (ja) * 1992-03-23 1993-10-15 Nec Corp ダイナミック型半導体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668995B1 (ko) * 1998-05-28 2007-01-16 마쯔시다덴기산교 가부시키가이샤 비디오 메모리 시스템

Also Published As

Publication number Publication date
JP3186534B2 (ja) 2001-07-11
EP0698887A1 (en) 1996-02-28
DE69517888T2 (de) 2001-01-18
JPH08190787A (ja) 1996-07-23
US5442588A (en) 1995-08-15
DE69517888D1 (de) 2000-08-17
EP0698887B1 (en) 2000-07-12
KR960008551A (ko) 1996-03-22

Similar Documents

Publication Publication Date Title
KR0176739B1 (ko) 듀얼 뱅크 메모리를 리프레시하는 회로 및 방법
KR100245535B1 (ko) 이중 뱅크 메모리와 이를 사용하는 시스템
US5636174A (en) Fast cycle time-low latency dynamic random access memories and systems and methods using the same
US6005799A (en) Methods and circuits for single-memory dynamic cell multivalue data storage
US5307314A (en) Split read/write dynamic random access memory
US5687132A (en) Multiple-bank memory architecture and systems and methods using the same
US4870621A (en) Dual port memory device with improved serial access scheme
EP0326183B1 (en) Pseudo-static random access memory
US5926428A (en) Memories, systems, and methods using precision sense amplifiers
US5528551A (en) Read/write memory with plural memory cell write capability at a selected row address
JP3754593B2 (ja) データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法
US6009036A (en) Memory device
US4114192A (en) Semiconductor memory device to reduce parasitic output capacitance
KR19980701822A (ko) 행 선택 메모리 장치에서 행 선택 속도를 향상시키기 위한회로, 시스템 및 방법
KR970005411B1 (ko) 선택적인 행 기입 능력을 가진 판독/기입 메모리 및 이러한 메모리에 테이타를 기입하는 방법
US5909401A (en) Sensing circuitry with boolean logic
US5861767A (en) Digital step generators and circuits, systems and methods using the same
US5978293A (en) Circuitry and methods for dynamically sensing of data in a static random access memory cell
EP0468135B1 (en) A high speed dynamic, random access memory with extended reset/precharge time
WO1998025270A9 (en) Digital step generators and circuits, systems and methods using the same
JP3129235B2 (ja) 半導体記憶装置
US20200381023A1 (en) Memory core power-up with reduced peak current
JPH05303882A (ja) 半導体記憶装置
JPH0430119B2 (ko)
JP2000067582A (ja) メモリシステムおよび電子装置の動作方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021107

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee