KR19980701822A - 행 선택 메모리 장치에서 행 선택 속도를 향상시키기 위한회로, 시스템 및 방법 - Google Patents

행 선택 메모리 장치에서 행 선택 속도를 향상시키기 위한회로, 시스템 및 방법 Download PDF

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쥐. 알. 모한 라오
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로버트 에프,도노휴
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Abstract

메모리 셀(201)의 행 및 열 배열을 포함하는 메모리 장치(200)가 제공된다. 억세스를 위해 셀의 주어진 행을 선택하기 위한 행 디코더 회로(206)가 제공된다. 행 디코더 회로(206)에 다수의 전원 전압 중 선택된 하나를 제공하기 위해, 즉 행 디코더 회로(206)의 활성 상태 동안에는 제1 양의 전압을 제공하고, 행 디코더 회로(206)의 비활성 상태 동안에는 제2 양의 전압을 제공하기 위해 회로(208, 209)가 포함된다.

Description

행 선택 메모리 장치에서 행 선택 속도를 향상시키기 위한 회로, 시스템 및 방법
일반적인 동적 임의 접근 메모리(DRAM)는 메모리 셀의 행 및 열의 배열, 상기 배열 내의 어드레스(선택)된 셀의 행을 활성화시키기 위한 행 제어 회로, 활성화된 행에 따라 셀로부터 데이터의 판독 및 셀에 데이터의 기록을 위해 열에 접속되는 검출 증폭기의 뱅크(bank), 및 상기 검출 증폭기를 통해 활성화된 행을 따라 어드레스된 셀로의 접근을 제어하기 위한 열 제어 회로를 포함한다. 대부분의 DRAM은 판독, 기록 또는 리프레시(refresh) 동작이 수행될 때 셀 내의 어드레스된 행은 충전시키고 나머지 비선택된 행은 접지시키는 동적 행 제어 회로를 포함한다. 판독, 기록 또는 리프레시 동작이 완료될 때, 실질적으로 모든 행 디코더 회로는 동적 회로의 주요 노드들을 전원 전압으로부터 단절시키고 그들을 접지시킴으로써 비활성화 된다. 그 다음의 활성 시기 동안, 행 디코더 회로는 전원에 재접속되고 주요 노드들은 재충전된다. 이러한 기술은 상당량의 전력을 절약하는 반면에, 불리하게도 동작 속도를 감소시킨다(즉, 임의 메모리 위치로 접근하는 시간이 증가된다).
대부분의 DRAM은 금속 산화막 반도체(MOS) 기술(p-채널, n-채널 및 CMOS)을 사용하여 제조된다. 적당한 도통 전압이 MOS 트랜지스터의 게이트에 인가될 때, 완전 차단 상태에서 완전 도통(포화) 상태의 10%로 되는 데에는 트랜지스터를 도통시키는 데에 필요한 전체 시간의 약 25%가 사용된다. 이에 비해, 완전 도통 상태의 10%에서 90%까지의 천이는 일반적인 MOS 트랜지스터에 대해 도통 시간의 약 50%를 소모하게 된다. 이러한 비선형적인 특성은 기본적으로 트랜지스터 채널과 소스 및 드레인 영역간의 전압 의존 접합 캐패시턴스와 접합 양단의 전압이 증가할 때의 전압 무관 게이트 캐패시턴스의 결합의 결과이다. 또한, 도통 전압이 인가될 때, 전류가 채널을 통해 흐르기 전에 트랜지스터 게이트 캐패시턴스를 충전시키는 시간이 필요하다. 그 결과로서, 일반적인 DRAM 행 디코더 회로가 판독, 기록 또는 리프레시 동작에 앞서 재활성화될 때, 회로의 트랜지스터를 완전한 차단 상태로부터 10%의 도통으로 변환시키는 데에는 상당한 시간에 필요하고 전체 회로의 동작 속도는 상당히 줄어든다.
따라서, 상기 회로를 구성하는 트랜지스터의 실질적인 도통 시간을 줄임으로써 DRAM에서 일반적으로 사용되는 동적 행 디코더 회로의 수행을 향상시키기 위한 회로, 시스템 및 방법에 대한 필요성이 대두되었다. 특히, 상기 회로 시스템 및 방법은 이들 트랜지스터를 차단 상태에서 도통 상태의 10%로의 천이에 필요한 시간을 줄일 수 있어야만 한다. 또한, 이들 시스템, 회로 및 방법은 가령, SRAM(정적 임의 접근 메모리 장치) 및 VRAM(비디오 임의 접근 메모리 장치)과 같은 다른 형태의 메모리 장치에서 사용되는 동적 행 디코더 회로에 적용할 수 있어야 한다.
본 발명은 일반적으로 전자 메모리에 관한 것으로서, 특히 메모리 장치에서 행 선택 속도를 향상시키기 위한 회로, 시스템 및 방법에 관한 것이다.
본 발명 및 그들의 장점의 좀 더 완벽한 이해를 위해, 이제 첨부된 도면을 참조로 하여 하기의 설명이 이루어질 것이다.
도1은 본 발명의 원리를 구현하는 표시 제어 시스템의 고기능 블록 다이어그램.
도2는 도1에 도시된 프레임 버퍼의 좀 더 상세한 기능 블록 다이어그램.
도3은 도2의 메모리 회로를 제어하는 선택된 신호들간의 타이밍 관계를 나타낸 타이밍 다이어그램.
도4A 및 도4B는 도2에 도시된 직류-직류 변환기 회로의 예시적인 실시예를 나타낸 도면.
도5는 프레임 버퍼가 메모리 장치의 다중 뱅크로 구성되는 본 발명 원리에 따른 제2 실시예의 고기능 블록 다이어그램.
일반적으로, 본 발명의 원리에 따라, DRAM 또는 SRAM 메모리 장치 내에서 사용되는 행 디코더 회로에는, 행 디코더 회로의 상태에 따라 다수의 유용한 전원 전압 중 하나가 선택적으로 제공된다. 바람직한 실시예에서, 활성 상태(즉, RAS가 낮은 상태)에서의 행 디코더 및 관련 메모리 셀 배열의 행이 판독, 기록 또는 리프레시 동작에 선행한 억세스를 위해 선택될 때, 행 디코더 회로에는 장치 내에서 유용한 완전한 전원 전압(즉, VCC)이 제공된다. 행 디코더 회로가 비활성(즉, RAS가 높은 상태이고 어떠한 판독, 기록 또는 리프레시 동작도 수행되지 않을 때)할 때, 행 디코더에는 두 번째의 전력 강하(power-down) 전원 전압이 제공된다. 바람직한 실시예에서, 전력 강하 전원 전압은 칩에 유용하게 이루어진 완전한 전원 전압을 분할함으로써 발생된다.
본 발명 원리의 제1 실시예에 따라, 각 행이 도전성의 워드라인에 접속되는 메모리 셀의 행 및 열의 배열을 포함하는 메모리 장치가 제공된다. 행 디코더 회로는 억세스를 위하여 셀 배열의 행을 선택할 수 있도록 워드라인에 결합된다. 또한, 행 디코더 회로에는 다수의 전원 전압 중 선택된 하나를 제공하기 위한 회로가 제공되는데, 행 디코더 회로의 활성 상태 동안에는 행 디코더에 제1 양의 전압이 제공되고 행 디코더 회로의 비활성 상태 동안에는 행 디코더에 제2 양의 전압이 제공된다.
본 발명 원리의 제2 실시예에 따라, 소정의 전원 전압에 응답하여 동작하는 메모리 장치가 제공된다. 메모리 장치는 메모리 셀의 행 및 열 배열과, 선택된 하나의 행을 억세스하기 위한 행 디코더를 포함하고, 상기 디코더는 행 어드레스 스트로브의 활성 시기 동안에는 활성이 되고 행 어드레스 스트로브의 비활성 시기 동안에는 비활성이 된다. 장치 전원 전압으로부터 전력 강하 전원 전압을 발생시키기 위해 직류-직류 변환기가 제공된다. 또한, 활성 시기 동안에는 행 디코더에 장치 전원 전압을 제공하고, 비활성 시기 동안에는 행 디코더에 전력 강하 전원 전압을 제공하기 위한 회로가 포함된다.
본 발명의 원리는 또한 제어기, 메모리 셀의 행 및 열 배열, 및 억세스를 위해 행 중 주어진 하나를 선택하기 위한 행 디코더 회로를 가지고 있는 메모리 뱅크를 포함하는 데이터 처리 시스템에서 구현된다. 상기 시스템은 행 디코더 회로에 다수의 전원 전압 중 선택된 하나를 제공하기 위한 회로를 더 포함하는데, 이는 억세스를 위해 상기 배열 내 행의 행 디코더 회로에 의한 선택에 앞서 디코더 회로에 제1 양의 전압이 제공되고, 행 디코더 회로의 비활성 상태 동안에는 행 디코더 회로에 제2 양의 전압이 제공된다.
본 발명의 원리는 또한 메모리 장치를 동작시키기 위한 방법으로 구현된다. 제1 방법은 메모리 셀의 행 및 열의 배열과 행 중 선택된 하나의 셀을 억세스 하기 위한 행 디코더 회로를 포함하는 메모리 장치를 동작시키도록 의도된다. 행 디코더 회로의 활성 상태 동안 디코더 회로에는 제1 양의 전원 전압이 제공된다. 행 디코더 회로의 비활성 상태 동안 디코더 회로에는 제2 양의 전원 전압이 제공된다.
본 발명 원리에 따른 제2 방법은 제1 메모리 뱅크 및 제2 메모리 뱅크를 포함하는 메모리 시스템을 동작시키는 방법으로 의도된다. 각 메모리 뱅크는 메모리 셀의 행 및 열 배열과 관련 행 디코더를 포함한다. 제1 뱅크의 디코더에는 억세스를 위해 제1 뱅크 배열 내의 한 행의 선택에 앞서 완전한 전원 전압이 제공된다. 이후 상기 선택된 행의 억세스에 뒤이어 제1 뱅크의 디코더에는 전력 강하 전원 전압이 제공된다. 제2 뱅크의 디코더에는 억세스를 위한 제2 뱅크 배열 내의 한 행의 선택에 앞서 완전한 전원 전압이 제공된다. 마지막으로, 제2 뱅크 배열 내의 상기 선택된 행의 억세스에 뒤이어 제2 뱅크의 디코더에는 전력 강하 전원 전압이 제공된다.
본 발명의 원리는 종래 기술에 대해 상당한 장점을 제공한다. 본 발명의 원리는 특히, 주어진 메모리 시스템 또는 장치의 행 디코더 회로가 비활성 시기 동안 결코 소정의 전력 강하 전원 전압 이하로 내려가지 않기 때문에, 그 다음에 일어나는 활성 시기 동안 회로의 트랜지스터를 도통시키는 데에 필요한 시간이 실질적으로 줄어들게 된다. 특히, 이들 트랜지스터에 대해 차단 상태로부터 도통 상태의 10%로의 천이에 필요한 시간이 실질적으로 향상된다.
앞서 진술한 내용들은 하기의 본 발명의 상세한 설명이 좀 더 잘 이해될 수 있도록 본 발명의 특징 및 기술적인 장점들을 개략적으로 서술한 것이다. 이후에 본 발명의 청구항의 주제를 형성하는 본 발명의 부가적인 특징 및 장점이 기술된다. 당업자라면 개시된 본 발명의 개념 및 특정 실시예가 본 발명의 동일 목적을 수행하기 위해 다른 구조로 변경하고 설계하기 위한 원리로서 쉽게 이용될 수 있다는 것을 알 수 있을 것이다. 또한, 당업자라면 이러한 동등한 구성이 첨부된 청구항에 개시된 본 발명의 사상과 범주를 벗어나지 않음을 이해할 수 있을 것이다.
본 발명의 원리 및 그들의 장점은, 같은 부분을 같은 부호로써 나타낸, 도1 내지 도5에 도시된 예증적인 실시예를 참조함으로써 가장 잘 이해된다. 예시의 목적을 위해, 본 발명은 DRAM으로 구성되는 표시 시스템의 프레임 버퍼 내에서 수행되는 것으로써 기술될 것이다. 그러나, 이들 원리는 하기의 설명으로부터 명확해지는 바와 같이 다수의 다른 메모리 장치 및 데이터 처리 시스템에 적용이 가능함을 주목해야 한다.
도1은 그램픽 및/또는 비디오 데이터의 표시를 제어하는 처리 시스템(100) 부의 고기능 블록 다이어그램이다. 시스템(100)은 중앙 처리 장치(101), 시스템 버스(102), 표시 제어기(103), 프레임 버퍼(104), 디지털/아날로그 변환기(DAC)(105) 및 표시 장치(106)를 포함한다. 표시 제어기(103), 프레임 버퍼(104) 및 DAC(105)는 단일 집적 회로칩(107)에 함께 또는 개별적인 칩 상에 제작될 수 있다.
CPU(101)는 시스템(100)의 전반적인 동작을 제어하고, 사용자 명령하에 출력 장치(106) 상에 표시되는 그래픽 데이터의 내용을 결정하며, 다양한 데이터 처리 기능을 수행한다. CPU(101)는 예컨대 상업적인 개인용 컴퓨터에서 사용되는 범용 마이크로프로세서를 사용할 수 있다. CPU(101)는, 예를 들어 로컬 ISA, VESA 또는 PCI 버스가 될 수 있는 시스템 버스(102)를 통해 시스템(100)의 나머지 부분들과 통신을 한다. DAC(105)는 제어기(103)로부터 디지털 데이터를 수신하고, 표시 장치(106)를 구동시키는 데에 필요한 아날로그 신호에 대응하여 출력한다. 시스템(100)의 특정한 수행에 따라, DAC(105)는 또한, 몇 가지를 선택하여 말하면, 칼라 파레트, YUV-RGB 포맷 변환 회로, 및/또는 x- 및 y-줌 회로를 포함한다.
표시 장치(106)는 예를 들어 CRT 유닛, 액정 표시 장치, 전계 발광(electroluminescece) 표시 장치(ELD), 플라즈마 표시 장치(PLD), 또는 다수의 픽셀로써 표시 화면 상에 영상을 표시하는 다른 형식의 표시 장치일 수 있다. 또한, 다른 실시예에서, 표시 장치(106)는 가령 레이저 프린터 또는 유사한 서류 검토/인쇄 기구와 같이 다른 형식의 출력 장치가 될 수 있음을 명심해야 한다.
도2는 본 발명의 원리를 구체화한 동적 임의 접근 메모리(DRAM)(200)의 기능 블록 다이어그램이다. 도1에 예시된 시스템에서, DRAM(200)은 프레임 버퍼(104)를 구성하는 데에 사용되지만, DRAM(200)은 광범위한 적용, 특히 페이지 모드 억세스를 필요로 하는 적용에 적절하다. DRAM(200)은 두 개의 배열(202a)(202b) 내에 배열되는 다수의 기억 장소(201)를 포함한다. 각 배열(202)은 M/2개의 행 및 N개의 열의 동적 메모리셀(201)을 포함하고, 각 셀(201)은 행 및 열의 교차점에 배열된다. 각 행은 적어도 한 개의 도전성 행 라인(워드라인)(203)과 접속되고 각 열은 도전성 열 라인(204)과 접속된다. 선택된 셀(201), 행 라인(행 X와 접속된)(203) 및 열 라인(컬럼 Y와 접속된)(204)이 참조를 위해 도1에 도시되었다. 제어 회로(205)는 어드레스의 입력, 데이터 입/출력, 전원(VCC)의 입력, 및 RAS, CAS 및 판독/기록 선택 신호와 같은 제어 신호들을 제어한다. 행 디코딩은 수신되는 어드레스에 따라 행 디코더(206)에 의해 제어된다. 예시된 실시예에서, 행 디코더(206)는 동적 MOS 회로로 구성된 종래의 행 디코더이며, 관련 행 라인(203)을 양의 전압으로 충전함으로써 배열(202a 또는 202b)로부터 하나의 행을 선택한다. 행 디코더(206)는 선택되지 않은 모든 행의 행 라인(203)을 0V 또는 접지로 끌어내린다. 열 디코더/검출 증폭기 회로(207)는 각 배열(202a,202b)의 비트라인(204)에 결합된다. 예시된 실시예에서, 회로(207)는 L개의 검출 증폭기와 P/L 디코더를 포함한다. 바람직하게는, 한 개의 검출 증폭기가 배열(202a,202b)내 N개의 열 각각에 포함된다(즉, L=N). 다른 실시예에서, 검출 증폭기는 다중화될 수 있음을 명심해야 한다. 예를 들어, L이 N/2이고 이 때 각 검출 증폭기는 한 쌍의 비트라인(204) 사이에서 스위칭이 가능하다. 예시된 실시예의 P/L 디코더는 단일 기억 장소(201)가 어드레스 마다 억세스될 수 있도록(즉, 예시된 메모리(200)는 1개씩 선택되는 메모리) P 열의 출력 중 하나를 제어 회로(205)와 결합시킨다. 메모리(200)는 4, 8, 16 개씩 또는 유사하게 선택되는 메모리로써 구성될 수 있음을 주목해야 한다. 예를 들어, P/L 디코더는, 8개의 셀(201)이 어드레스 마다 억세스될 수 있도록(즉, 메모리(200)는 8개씩 선택되는 메모리), 제어 회로(205)에 의해 P개의 열/검출 증폭기 8개를 선택하도록 구성된다.
본 발명의 원리에 따라, 행 디코더 회로(206)에는, DRAM(200)이 활성 상태(RAS가 낮은 상태이고 판독, 기록 또는 리프레시 동작이 수행될 때)인지 또는 비활성 상태(RAS가 높은 상태)인지에 따라, 두 개의 다른 전원 전압이 공급된다. 바람직한 실시예에서, 회로(205)를 통해 칩상에 인가되는 종래의 전원 전압(VCC)은 활성 상태 동안 행 디코더 회로(206)에 스위칭 되고, 보다 작은 양의 전력 강하 전압이 비활성 상태 동안 행 디코더 회로(206)에 스위칭 된다. 이러한 방식에서, 행 디코더 회로(206)의 트랜지스터 및 주요 노드는 더 이상 양의 전원 전압으로부터 완전히 분리되지 않고 또는 종래 기술에서 행해졌던 것 처럼 접지로 되지 않는다. 바람직하게는, 전력 강하 전압은 직류-직류 변환기 회로(208)에 의해 종래의 전원 전압(VCC)으로부터 유도된다. 예시된 실시예에서, 상기 스위칭은 제어 신호(ΦACT, ΦPD)에 따라, 트랜지스터(209a, 209b)에 의해 수행된다. 예를 들어 제어 신호(ΦACT, ΦPD)는 RAS로부터 칩 상에서 발생될 수 있다. 바람직한 실시예에 대한 종래의 RAS와 CAS 신호 및 제어 신호(ΦACT, ΦPD) 간의 타이밍 관계가 도3의 타이밍 다이어그램서 설명된다. 또한 바람직한 실시예에서, DRAM(200)의 나머지 회로(검출 증폭기 및 열 디코더(207)와 같은)는 종래의 방법으로 VCC전압의 단일 전원 소스로부터 공급된다.
행 디코더 회로(206)를 양의 전원 전압으로 유지시킴으로써, 활성 시기에 한 번 도달하면, 도통 시간은 줄어들 수 있다. 좀 더 상세히 말하면, 양의 전압이 이미 주요 경로의 트랜지스터의 게이트 및/또는 소스에 유지되기 때문에, 그들의 게이트 및 접합 캐패시턴스는 부분적으로 충전되어 유지된다. 결과적으로 이들 트랜지스터는 도통되는 데 실질적으로 적은 시간을 소모한다. 예를 들어, 일반적인 행 디코더에서, 각 게이트(평균적으로 3개 또는 4개의 트랜지스터로 구성되는)는 약 0.6×10-9sec 내에서 도통되고; 본 발명의 원리에 따라 행 디코더 회로(206)의 게이트는 이론상 0.3×10-9sec 이내에서 도통될 수 있다.
전력 강하(중간) 전압은 여러 가지 방법으로 발생될 수 있다. 본 목적을 위하여 적절한 저항으로 구성되는 일반적인 전압 분배기가 도4A에 도시된다. 선택적으로, 전압 분배기는 도4B에 나타낸 인핸스먼트형 MOSFET로부터 제조될 수 있다. 예를 들어, 메모리 장치가 3.3V의 공칭 전압(VCC)에서 동작하고 각 인핸스먼트형 전계 효과 트랜지스터의 유효 임계 전압이 공칭적으로 0.1V라고 가정하자. 그러면, A=10인 트랜지스터 및 B=20인 트랜지스터를 가지는 30개의 일련의 n-채널 트랜지스터가 1.1V의 전력 강하 전압(VPD)을 발생시킬 것이다.
도5는 프레임 버퍼(104)가 두 개의 DRAM 메모리 뱅크(200a, 200b)로 구성되는 그래픽/비디오 처리 시스템의 다른 실시예를 도시한다. 이 경우, 프레임 버퍼(104) 및 제어기(103)는 바람직하게는 별개의 장치이다. 뱅크(200a, 200b)는 바람직하게 인터리브(interleave)된다. 제어기(103)는 현재의 행 및 열의 어드레스와 뱅크 선택 데이터를 추적한다. 이후, 제어기(103)는 현재 선택되지 않은 뱅크 내의 행을 지시하는 다음 어드레스에 대해 준비(look ahead) 한다. 예를 들어, 현재의 어드레스가 뱅크(200a)라고 가정하면, 다음 어드레스는 뱅크(200b) 내의 한 행이 된다. 주어진 뱅크(200a, 200b)가 활성화되지 않으면, 그들의 행 디코더 회로(206)는 전력 강하 전원 전압(VPD)으로 전압이 떨어질 수 있고, 제어기가 주어진 뱅크가 어드레스가 될 것이라고 예견할 때, 완전한 전원 전압(VCC)을 인가할 수 있다. 각 뱅크(200)에는 직류-직류 변환기 회로(208)가 제공될 수 있고, 또는 공통의 단일 직류-직류 변환기 회로(208)가 두 뱅크(200)에 필요한 전압을 공급하기 위하여 사용될 수 있음을 주목해야 한다.
본 발명 및 그의 장점들이 지금까지 상세히 설명되었으나, 첨부된 청구항에 의해 규정된 본 발명의 사상 및 범주로부터 벗어나지 않으면서 그 내에서 다양한 변화, 대안 및 변경이 가능함을 이해해야 할 것이다.

Claims (20)

  1. 메모리 장치에 있어서,
    각각의 행이 도전성 워드라인과 접속되는 메모리 셀의 행 및 열 배열;
    억세스를 위해 상기 셀의 행을 선택하기 위한 상기 각 워드라인에 접속된 행 디코더 회로; 및
    상기 행 디코더 회로에 다수의 전원 전압 중 선택된 하나를 제공하는 회로로서, 상기 디코더 회로의 활성 상태 동안에는 제1 양의 전압을 제공하고 상기 디코더 회로의 비활성 상태 동안에는 제2 양의 전압을 제공하는, 선택된 전원 전압을 제공하는 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 셀 배열은 동적 임의 접근 메모리 셀의 배열을 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 제2 전압은 상기 제1 전압으로부터 유도되는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 제2 전압은 저항 전압 분배기를 이용하여 상기 제1 전압으로부터 유도되는 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서, 상기 제2 전압은 전계 효과 트랜지스터로 구성된 전압 분배기를 이용하여 상기 제1 전압으로부터 유도되는 것을 특징으로 하는 메모리 장치.
  6. 소정의 전원 전압에 응답하여 동작하는 메모리 장치에 있어서,
    메모리 셀의 행 및 열 배열;
    상기 셀의 행 중 선택된 하나를 억세스하기 위한 행 디코더로서, 행 어드레스 스트로브(strobe)의 활성 시기 동안은 활성하고, 상기 행 어드레스 스토로브의 비활성 시기 동안은 비활성한, 행 디코더;
    상기 장치의 전원 전압으로부터 전력 강하 전원 전압을 발생시키는 직류-직류 변환기 회로; 및
    상기 활성 시기 동안에는 상기 행 디코더에 상기 장치의 전원 전압을 제공하고, 상기 비활성 시기 동안에는 상기 변환기 회로로부터 상기 행 디코더에 전력 강하 전원 전압을 제공하기 위한 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 직류-직류 변환기 회로는 저항 전압 분배기를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제6항에 있어서, 상기 직류-직류 변환기는 전계 효과 트랜지스터로 구성되는 전압 분배기를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제6항에 있어서, 상기 전압 제공 회로는, 상기 행 어드레스 스트로브의 상기 비활성 시기와 실질적으로 동등한 활성 시기를 가지고 있는 전력 강하 제어 신호에 응답하여, 상기 변환기 회로로 부터의 상기 전력 강하 전압을 상기 디코더에 스위칭 시키는 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제6항에 있어서, 상기 전압 제공 회로는, 상기 행 어드레스 스트로브의 상기 활성 시기와 실질적으로 동등한 시기를 가지는 활성 상태 제어 신호에 응답하여 상기 전원 전압을 상기 디코더에 스위칭시키는 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  11. 데이터 처리 시스템에 있어서,
    제어기;
    메모리 셀의 행 및 열 배열과 억세스를 위해 상기 셀의 행을 선택하는 행 디코더 회로를 포함하는 메모리 뱅크; 및
    상기 행 디코더 회로에 다수의 전원 전압 중 선택된 하나를 제공하는 회로로서, 억세스를 위해 배열 내 행의 상기 디코더에 의한 선택에 앞서 제1 양의 전압을 제공하고, 선택된 행의 억세스에 뒤이어 상기 디코더 회로의 비활성 상태 동안 제2 양의 전압을 제공하는, 선택된 회로의 전원 전압을 제공하는 회로를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  12. 제11항에 있어서, 상기 제어기는 표시 제어기를 포함하고, 상기 메모리 시스템은 프레임 버퍼 시스템을 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  13. 제11항에 있어서, 상기 처리 시스템은 메모리 셀의 행 및 열의 제2 배열을 포함하는 제2 메모리 뱅크와, 억세스를 위해 상기 배열 내 상기 셀의 행을 선택하는 제2 행 디코더 회로를 더 포함하고;
    상기 전압 제공 회로는, 상기 제2 디코더 회로에 의한 행의 선택에 앞서 상기 제2 디코더 회로에 상기 제1 양의 전압을, 상기 제2 디코더 회로의 비활성 시기 동안 상기 제2 디코더 회로에 상기 제2 양의 전압을 더 제공하는 것을 특징으로 하는 데이터 처리 시스템.
  14. 제11항에 있어서, 상기 제어기 및 상기 메모리 시스템은 단일 칩 상에 집적되는 것을 특징으로 하는 데이터 처리 시스템.
  15. 제11항에 있어서, 상기 메모리 셀의 배열은 동적 임의 접근 메모리 셀의 배열을 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  16. 메모리 셀의 행 및 열 배열과 상기 행의 선택된 하나를 억세스하기 위한 행 디코더 회로를 포함하는 메모리 장치를 동작시키는 방법에 있어서,
    상기 디코더 회로의 활성 상태 동안 상기 디코더 회로에 제1 양의 전원 전압을 제공하는 단계; 및
    상기 디코더 회로의 비활성 상태 동안 상기 디코더 회로에 제2 양의 전원 전압을 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  17. 제16항에 있어서, 상기 제1 전압으로부터 상기 제2 전압을 발생시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  18. 제17항에 있어서, 상기 전압 발생 단계는 직류-직류 변환 기술을 이용하여 상기 제1 전압으로부터 상기 제2 전압을 발생시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  19. 메모리 셀의 행 및 열 배열과 관련된 행 디코더를 포함하는 제1 메모리 뱅크와, 메모리 셀의 행 및 열 배열과 관련 행 디코더를 포함하는 제2 메모리 뱅크를 포함하는 메모리 시스템을 동작시키는 방법에 있어서,
    억세스를 위해 상기 제1 뱅크의 배열 내 행의 선택에 앞서 완전한 전원 전압을 상기 제1 뱅크의 디코더에 제공하는 단계;
    상기 제1 뱅크의 배열 내 선택된 행의 억세스에 뒤이어 전력 강하 전원 전압을 상기 제1 뱅크의 디코더에 제공하는 단계;
    억세스를 위해 상기 제2 뱅크의 배열 내 행의 선택에 앞서 완전한 전원 전압을 상기 제2 뱅크의 디코더에 제공하는 단계;
    상기 제2 뱅크의 배열 내 선택된 행의 억세스에 뒤이어 전력 강하 전원 전압을 상기 제2 뱅크의 디코더에 제공하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템을 동작시키는 방법.
  20. 제19항에 있어서, 완전한 전원 전압으로부터 전력 강하 전원 전압을 발생키는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템을 동작시키는 방법.
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