JPS6267794A - 内容呼び出しメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、内容呼び出しメモリに関するもので、例え
ば、ｌチップの半導体集積回路装置により構成された連
想メモリに利用して有効な技術に関するものである。

〔背景技術〕

内容呼び出しメモリ　（ｃｏｎｔｅｎｔ−ａｄｄｒｅｓ
ｓｅｄ　ｍｅｍ。

ｒｙ、以下単にＣＡＭと呼ぶ場合がある）は、例えばｒ
赤ｊを意味するキーを入力すると、メモリに記憶されて
いる全ての記憶データの各キーと比較し、大カキ−（「
赤」）と関連のあるキーを持つ記憶データ（「ワイン」
、「リンゴｊ等）を出力するような連想操作を行うメモ
リである（例えば、日経マグコラヒル社１９８０年１０
月２７日付「日経エレクトロニクス」第１０３頁ないし
第１３５頁参照）。

上記ＣＡＭが普通のメモリと太き（異なる点は、アドレ
ス七宝によってアクセスするのではなく、内容（つまり
キー）でアクセスすることである。

つまり、ＣＡＭは、キーを入力するとく連想に関係の無
いビットはマスクが可能）、後は自動的に各ワード（記
憶データ）との間で比較論理を採り、連想条件にかなっ
たワードにフラグ（ヒットフラグ）を立てるといった機
能を持つものである。連想メモリにおいては、上記ヒツ
トフラグによって、例えば上記（「赤」）に対応された
（「ワインｊ。

「リンゴｊ等）のデータが格納されたスタティック型Ｒ
ＡＭの選択が自動的に行われ、それが出力される。

このようにＣＡＭを利用した連想メモリにおいては、キ
ーの管理が重要になる。すなわち、同じビットパターン
のキーが複数個格納されていると、上記連想メモリにあ
っては、ＲＡＭの多重選択が行われるでしまうためであ
る。特に、キーの特定のビットにマスクをかける場合に
は、このことを充分考慮しておζことが必要となる。ま
た１、１つの連想メモリを複数のプログラムの実行に使
用する場合、前のプログラムで使用したキーがＣＡＭに
残っていると、上記のように同じビットパターンのキー
が重複して設定されてしまう場合が生じる。このような
重複したキーがＣＡＭに記憶されているとＲＡＭの多重
選択が行われＲＡＭ側のデータを破壊して結果となる。

したがって、そのプログラムの実行の前にＣＡＭの内容
をいったんクリアする等の処理が必要とされる。

このように、ＣＡＭを用いて１つのキーに対応したデー
タを取り出すような連想メモリ等にあっては、キーの管
理が極めて面倒になるという問題がある。

〔発明の目的〕

この発明の目的は、キーの管理を容易にできる内容呼び
出しメモリを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明のＩ既要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＣＡＭの出力部に、選択的に動作させられる
優先順位回路を設けて、１つのヒット信号のみを選択的
に出力させる機能及び／又は上記ＣＡＭからのヒット信
号を受けて、ＣＡＭにおける対応されたワードのメモリ
セルを書き込み状態にさせる暑き込み制御回路を設ける
ものである。

（実施例〕 第１図には、この発明が通用された連想メモリの一実施
例のブロック図が示されている。

同図の各回路ブロックは、公知のＭＯ５集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。

入力（問い合わせ）レジスタＲ１は、キー（問い合わせ
内容）がセットされる。このキーは、後述するように既
に格納されたキーとの照合信号の他格納すべき信号でも
ある。

上記入力レジスタＲ１の出力信号は、特に制限されない
が、マスクレジスタＲ２を介してＣＡＭのデータ線に供
給される。マスクレジスタＲ２は、×が付されたビット
の照合を実質的に無効にさせる機能を持つ０例えば、×
が付されたビットは、その出力信号が上記入力レジスタ
Ｒ１におけるビットに無関係にロウレベルにされる。こ
れにより、それに対応されたＣＡＭのメモリセルの記憶
情報との比較論理出力が常に一致となるようにさせるも
のである。

ＣＡ　Ｍは、記憶機能と比較論理機能とを持つマトリッ
クス配置された複数のメモリセルＣＥＬから構成される
。例えば、横の行には上記レジスタＲ１と同じビット数
のメモリセルが配置され、縦の列には、格納される最大
のキー数に対応されたメモリセルが配置される。

例えば、上記メモリセルＣＥＬの具体的回路構成は、第
２図に示すように、次の回路により構成される。上記記
憶機能は、その入力と出力とが交差接続された２つのＣ
ＭＯＳインバータＢｌｌ［Ｎ　１とＮ２により構成され
たフリップフロップ回路により実現される。

比較論理機能は、ワード線ＷＬと回路の接地電位との間
にそれぞれ直列接続された２つのＭＯ３ＦＥＴＱＩ、Ｑ
２及びＱ３とＱ４とにより実現される。すなわち、上記
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２とＱ　４のゲートには、
上記フリップフロップ回路の一対の相補出力信号が供給
され、ＭＯ３ＦＥＴＱＩとＱ２のゲーＩ・には、上記マ
クスレジスタＲ２を介して供給される一対の相補入力信
号ａｉとτｉが供給される。以下、本発明においては、
これらの入力信号ａｉ、ａｉが供給される信号線を相補
データ線と呼ぶこととする。

上記フリップフロップ回路への書き込みのために、上記
フリップフロップ回路の一対の入出力端子には、上記一
対の相補データ線と交差接続される書き込み用ＭＯ３Ｆ
ＥＴＱ５．Ｑ６が設けられる。これらの書き込み用ＭＯ
３ＦＥＴＱ５．Ｑ６のゲートは、書き込み信号線ＷＥＬ
に接続される。

上記ワード線ＷＬと書き込み信号線ＷＥＬは、上記第１
図に示したＣＡＭの横の行に対応して配置され、データ
線は縦の列に対応して配置される。

上記ワード線ＷＬには、図示しないがプリチャージ回路
又は負荷抵抗手段が設けられる。

例えば、非反転の入力信号ａｉをハイレベルに、反転の
入力信号Ｔｉをロウレベルにし、書き込み信号線ＷＥＬ
をハイレベルにして書き込みを行うと、インバータ回路
Ｎ１の出力がロウレベルに、インバータ回路Ｎ２の出力
がハイレベルにされる。

このような記憶情報が書き込まれた状態において、比較
論理回路を構成するＭＯＳＦＥＴＱ４はオン状態に、Ｍ
ＯＳＦＥＴＱ２はオフ状態にされている。この状態にお
いて、上記同様に入力信号ａｔがハイレベルに、ａｉか
ロウレベルが供給されると、ＭＯ３ＦＥＴＱＩはオン状
態に、ＭＯＳＦＥＴＱ３はオフ状態にされる。したがっ
て、ワード線ＷＬはハイレベルに維持される。もしも、
上記記憶情報と異なるように、入力信号ａｉがロウレベ
ルで入力信号ａｉがハイレベルなら、Ｍ　ＯＳ　ＦＥ　
’ｒ　Ｑ　３とＱ４を介して、ワード線ＷＬがロウレベ
ルにされる。

１つのワード線ＷＬに結合されたメモリセルにおいて、
全てのメモリセルにおいて上記比較論理が一致している
なら、そのワード線ＷＬはハイレベルのヒットレベルに
なる。もしも１つでも比較論理が不一致なら、そのメモ
リセルを介してワード線ＷＬはロウレベルにされる。な
お、マスクビットにおいては、上記入力信号ａｔとＴ１
が共にロウレベルにされる。これによって、ＭＯＳＦＥ
ＴＱ１とＱ２が共にオフ状態にされるから、その記ｔ５
り清報に無関係に上記一致状態と同じくされる。

言い換えるならば、上記ビットは比較論理がマスクされ
るものとなる。

第１図において、上記構成のメモリセルマドリソクツか
らなるＣＡＭの各ワード線の信号は、ヒットセレクト回
路ＨＳ　Ｅ　Ｌに供給される。ヒットセレクト回路ＨＥ
ＥＬは、制御信号ＥＮのレベルに応じて、その動作が選
択的に行われる優先順位回路を持つ０例えば、制御信号
ＥＮがハイレベルなら、上記複数のワード線から得られ
るヒツト信号は、予め設定された優先順位に従って、１
つのヒット信号を出力させるものである。また、上記制
御信号ＥＮがロウレベルなら、上記複数のワード線から
得られるヒット信号がそのまま出力される。

第３図には、上記ヒットセレクト回路Ｈ３ＥＬの一実施
例の要部回路図が示されている。

例えば、ワード線ＷＬＯ，ＷＬＩ、ＷＬ２．ＷＬ３の順
に連光順位を設定する場合、ワード線ＷＬＯの信号は、
そのまま出力される。このワード線ＷＬＯの信号は、Ｃ
ＭＯＳインバータ回路Ｎ３を介して反転され、セクト信
号ｆＯとされる。

第２値頃位のワード線ＷＬＩの信号と上記第１位のセレ
クト信号ｆＯは、ＣＭＯＳナンド（ＮＡＮＤ）ゲート回
路Ｃ１に供給される。このナントゲート回路Ｇｌの出力
信号は、第２値頃位のセレクト信号ｆｌとされる。

第３値頃位のワード線ＷＬ２の１８号と上記第１位及び
第２位のセレクト信号ｆＯとｆｌは、ＣＭＯＳナンド（
ＮＡＮＤ）ゲート回路Ｇ２に供給される。このナントゲ
ート回路Ｇ２の出力信号は、第３値頃位のセレクト信号
ｆ２とされる。

第４位順位のワード線ＷＬ３の信号と上記第１位、第２
位及び第３位のセレクト信号ｆＯ１ｆ１及びｆ２は、Ｃ
ＭＯＳナンド（ＮＡＮＤ）ゲート回路Ｇ３に供給される
。このナントゲート回路Ｇ３の出力（，３Ｆｉ４は、第
４位順位のセレクト信号ｆ２とされる。

また、特に制限されないが、上記各ワード線ＷＬＯない
しＷＬ３の信号は、ＣＭＯＳノア（Ｎ。

Ｒ）ゲート回路Ｇ４に供給される。このノアゲート回路
Ｇ４の出力信号は、上記４つのワード線をｌ　Ｍｉとし
て、いずれか１つでもヒツト信号が存在することを示す
組セレクト信号ｆ４とされる。

ＣＡＭのｉノード線は、上記４本のワード線を１組とし
て複数組に分割され、それぞれに上記同様な優先回路が
設し士られる。上記それぞれの組には、上記ナントゲー
ト回路０１〜Ｇ３からなるような優先回路が設けられ、
組線に上記セレクト信号ｆ４が、下位の組の選択を指示
するようにされる。

これによって、使用するナントゲート回路におけるファ
ンイン数の制約や、下位の優先順位とされたワード線が
多数の論理ゲート段を通してそのセレトク（ｇ号が形成
されることによって動作速度が遅（されてしまうのを防
止しできる。すわなち、優先順位回路を複数組に分割す
ることによって、各組線に上記４本づつのワード線の優
先順位が同時に決定され、この結果から各組相互間での
優先順位に従って１つのが選ばれることになるからであ
る。

例えば、第３図を例して説明すると、第１位の優先順位
にされたワード線ＷＬＯがヒツト状態をｔＩ示するハイ
レベルにされると、その反転信号のロウレベル（論理“
０”）によってナントゲート回路６１〜Ｇ３の出力信号
は、それに対応されたワード線Ｖ／ＬｌないしＷＬ３の
信号に無関係にその出力が論理“１′にされ、それに対
応したワード線ＷＬｉないしＷＬ３の信号の出力を禁止
する。

このような禁止回路は、図示されていないが、論理ゲー
ト回路ないしマルチプレクサ回路によって実現できるも
のである。

上記第１の優先順位にされたワード線ＷＬＯがロウレベ
ルにされ、第２値頃位のワード線ＷＬＩがハイレベルな
ら、ナンドケート・回路ａ　ｌの出力信号１１がロウレ
ベルになって、そのワード線ＷＬｌのヒット信号を出力
させる。以下、同様に上位の順位のワード線がロウレベ
ルであることを条件に、その順位のヒソ１−信号が出力
される。

このような優先順位回路は、上記各セレクト信号ｆＯな
いしｆ４＄の有ｇＪ／無効は制御信号ＥＮによって制御
される（図示せず）、−′３なわち、上述のようにりｊ
御信号ＥＮをロウレベルにすると、上記セレクト信号ｆ
Ｏないしｒ４等は、強制的にロウレ・＼ル（セレクト状
態）にされる。これによって、各ワード線ＷＬＯないし
ＷＬ４等は、その信号かそのまま出力される。このよう
な回路は、論理ゲート回路又はマルチプレクサ回路によ
って実現される。

第１図において、特に制限されないが、上記ヒツトセレ
クト回路Ｈ３ＥＬを通したＣＡＭの各ワード線の信号は
、書き込み制御回路ＷＣＥに供給される。この書き込み
制御信号ＷＣＥは、タイミング信号によって、上記各ワ
ード線の信号を記憶するラッチ回路と、このラッチ回路
の出力信号により上記ＣＡＭの書き込み信号線ＷＥＬに
供給する書き込み制御信号と、スタティック型ＲＡＭの
ワード線選択信号を形成する。

第４図には、書き込み制御回路ＷＣＥを構成する単位回
路の一実施例の回路図が示されている。

上記単位回路は、ラッチ回路を構成するクロックドイン
バータ回路Ｎ４．Ｎ５と、ノアゲート回路Ｇ４と、出力
伝送ゲートＭＯ５ＦＥＴＱ７．Ｑ８から構成される。上
記ヒットセレクト回路Ｈ５ＥＬを介してたワード線ＷＬ
Ｏの信号は、タイミング信号φにより動作状態にされる
入力用クロックドインバータ回路Ｎ５の入力に供給され
る。このクロックドインバータ回路Ｎ５の出力信号は、
ノアデー１回路Ｇ５の一方の入力に供給される。

この／’−；’ゲート回路Ｇ５の出力信号は、上記クロ
、・り信号φの反転１３号ψによって動作状態にされる
帰ぶ用クロックドインバータ回路Ｎ４を介して、その一
方の入力に帰還される。上記ノアゲート回路Ｇ５の他方
の入力には、タイミング信号ｃ１がイＪ（給され、（云
送ゲートＭＯ３ＦＥＴＱ７．Ｑ８のゲートには、タイミ
ング信号Ｃ２が供給される。

丑き込み制御回路ＷＣＥは、上記タイミング信号ＣＬが
ロウＬ／ベルの時に動作状態にされる。すなわら、上記
タイミング信号Ｃ１のロウレベルによって、ノアゲート
回路Ｇ５は、実質的にインバータ回路としての動作を行
う。これにより、クロッ、７　信ｅ、ｐがハイレベルの
とき、クロックドインバータ回路Ｎ５が動作状態に、ク
ロックドインバータ回路Ｎ　４が非動作状態にされるこ
とによって、上記ワード線ＷＬＯからの信号は、ノアゲ
ート回路Ｇ５の入力に取り込まれる。例えば、ワード線
ＷＬＯの信号がハイレベルのヒツト状態を指示したなら
、ノアゲー］・回路Ｇ５の出力信号は、ハイレベルとさ
れる。この後、クロック信号φがロウレベル（反転信号
φがハイレベル）にされると、クロックド・ｆンバータ
回路Ｎ５が非動作状態に、クロックドインバータ回路Ｎ
４が動作状態にされるため、上記ヒット信号の保持が行
われる。

この状態において、タイミング信号Ｃ２がハイレベルに
されると、ＭＯ５ＦＥＴＱ７．Ｑ８がオン状態にされ、
上記ランチ回路に保持されたハイレベルの信号がｉ、Ｉ
ｆＯ３ＦＥＴＱ７を介してスタティック型ＲＡＭのワー
ド線の選択信号とし゛ζ出力され、Ｍ　ＯＳ　Ｆ　ＩＦ
、　Ｔ　Ｑ　８を介してＣＡＭの書き込み信号線ＷＥＬ
、をハイレベルにする。

第１図において、上記ＭＯ３ＦＥＴＱ７を介して供給さ
れるｉｆｆｆｆ呼信号スタティック型ＲＡＭ（以下、単
にＳＲＡＭと称する）のワード線駆動回路に供給される
。ＳＲＡＭのワード線駆Ｕｓ回路は、所定のタイミング
信号によって動作状態にされる。ＳＲＡＭは、ワード線
が選択状態にされると、そのワード線に結合された複数
１固のメモリセルが選択される。読み出し動作なら、１
つのワード線に結合された複数ＩＩ！のメモリセルの記
憶情報が出力レジスタＲ３にパラレルに出力される。な
お、苔き込み動作なら、上記図示しない入力レジン、り
（又は上記レジスタＲ３をＷ＠込み動作と読み出し動作
とに供用するものとてもよい）を介して供給される複数
ビットからなるデータが書き込まれる。例えば、ＳＲＡ
Ｍの１つのワードには、前述のようにキー（「赤Ｊ）に
対応された（「ワイン」、「リンゴ」）等のデータが書
き込まれるもので島る。

次に、ごの実施例の連想メモリの動作形態を説明する。

例えば、ＣＡＭ初期設定において、上記しットセレトり
回路Ｈ３ＥＬは、制御信号ＥＮがロウレベルにされるこ
とによって上記優先順位回路の機能が無効にされる。

この状態において、マスクレジスタＲ２に対して全ビッ
トマスクをかけると、ＣＡ　ｉｖｌの全ワード線は前述
のようにヒット状態のハイレベルとされる。そして、制
御信号ＣＩをハイ１ノベルにして書き込み制御回路ＷＣ
Ｅを動作状態にさせる。署き込み制御回１ｉＷＣＥは、
クロック信号φにより上記ヒット信号の取り込みと保持
を行う、この後、タイミング信号Ｃ２をハイレベルにす
ると、ＣＡＭの全署き込み制御線ＷＥＬがハイレベルに
される。久に、上記マスクレジスタＲ２のマクス設定を
解除して、レジスタＲ１から初期データを供給すると、
同じ初期データがＣＡＭの全ワードに書き込みが行われ
ることにより、その初期設定（クリア）動作が行われる
。

なお、上記マスクレジスタＲ２のマスクの設定により、
１ないし複数ビ／トをＣＡＭに供給すれば、共通のビン
ドパリーンを持つキーのみを上述のように同時クリアさ
せるごとができる。例えば、複数のプログラムにより上
記ＣＡＭを供用する場合、そのプログラムに割り当てら
れたフラグを指示すれば、そのプログラムに割り当てら
れた部分のみを同時クリアさせることができる。

上記動作と韮行して、ＳＲＡＭ側も選択させると、ＳＲ
ＡＭの全ワード線ないし？！敗ワード線が選択状態にさ
れるので、上記のように同時クリアを行うことができる
。

上記書き込み制御回路ＷＣＥの他の動作形態は、キーの
変更に利用される。例えば、キーを入力して、それのヒ
ット信号に対応してＣＡＭの暑き込み制御線ＷＥＬが選
択されるので、異なるし・・［パターンの信号を入力レ
ジスタＲ１を介して供給すれば、そのピッＩパターンの
信号が新たなキーとして書き込まれる。

書き込み制御回路Ｖ／　ＣＥとヒツトセレクト回路ＨＳ
　Ｅ　Ｌとの両機能を用いた１つのＷ）作形態は、複数
のキーの自動設定に利用されを１゜−上記のようなりリ
ア動作を行った後、制御信号ｎＮをハイレベルにして、
ヒフ［セレクト回ｉ、Ｈ３ＥＬの優先順位回路を動作状
態にさせる。この状態において、入力レジスタＲ１から
クリア信号をキーとして供給すると、第１位の優先順位
のワード線からのみヒット信号が得られる。これにより
、それに対応されたＣＡＭの暑き込み制御線ＷＥＬがハ
イレベルにされるため、上記レジスタＲ１に設定すべき
キーを供給すると、それが第１位の優先順位のワードに
書き込まれる。次いで、上記同様に入力レジスタＲ１か
らクリア信号をキーとして供給すると、第２位の優先順
位のワード線からのみヒツト信号が得られる。これによ
り、それに対応されたＣＡＭの書き込み制御線ＷＥＬが
ハイレベルにされるため、上記レジスタＲ１に設定すべ
きキーを供給すると、それが第２位の優先順位のワード
に書き込まれる。以下同様にして、複数のキーを上記ヒ
ットセレクト回路の優先χ的位に従って自）ｊＪ段設定
ることができる。このとき、ＳＲＡＭに４ン？き込み動
作を行われると、上記キーに対応されたデータの同時書
き込みを行うことができる。

上記ヒツトセレクト回路１−Ｉ　Ｓ　ＩＥ　Ｌによるり
１作形態としては、マスクレジスタＲ２にマクスをかけ
て、連想データの読み出しである。この場合には、マス
クがかけられることによって、複数個のヒット信号が出
力される場合がある。しかしながら、上記のようにヒツ
トセレクト回路ＨＳ　Ｅ　１．の優先順位回路を動作状
！ぶにしておけば、そのようノフごとを嵩慮することな
く、常に１つのヒツト（８号しか出力されない。これに
より、入力すべきキーに対して任意にマスクをかけても
、ＳＲＡＭのワード線の多重選択が行われるとこなく、
その優先順位に従った１つのデータが読み出される。

〔効　果〕

（１１予め設定された擾先、順位に従って１つのヒツト
信号を出力させるヒットセレクト回路を設けることによ
って、入力されたキーに対して常に１つのヒット信号し
か出力させなくできる。これにより、連想メモリにあっ
ては、キーに対応されたデータが書き込まれるＲＡＭの
多重選択によるデータの破壊を防出できるという効果が
得られる。

（２）上記ヒットセレクト回路の優先順位回路の動作を
選択的に行わせるようにすることによ、って、多重ヒツ
ト信号の取り出しを行うことができる。これにより、例
えは初期設定のための全クリアやキーのフラグを利用し
てた部分クリアを効率良く行うことができるという効果
が得られる。

（３）ヒット信号に応じてＣＡＭのメモリセルを書き込
み状態にさせる書き込み制御回路を設りることによって
、ＣＡＭ　（ＳＲＡＭ）のクリアやキー（データ）の置
き換えを効率よく行うとこができるという効果が得られ
る。

（４）上記ヒットセレクト回路の優先順位回路と書き込
み制御回路の動作により、ＣＡＭへのキー設定（ＳＲＡ
Ｍの対応されたデータ）の自動設定を行うことができる
という効果が得られる。

以上本発明Ｈによってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＣＡＭを構成
する情報記憶部は、ＮチャンネルＭ　ＯＳ　Ｆ　ＥＴと
ＰチャンネルＭＯ３ＦＥＴからなるラッチ形態のＣＭＯ
Ｓインバータ回路の（色、例えば、上記ＰチャンネルＭ
Ｏ３ＦＥＴに代えて、高抵抗値を持つポリシリコン層に
置き換える等１ｔｔ々の実施形態を探ることができる。

また、この記憶部の盾号と、入力レジスタから供給され
る信号との比較論理を採る回路は、その要求１ｔ、乙論
理機能に応じて覆々の実施形態を採ることができる。ま
た、ヒットセレクト回路番ご含まれる優先順位回路や、
ｆさ込み制御回路の具体的構成はｉｉ、７であり−でも
よい。

な；６、連想メモリを構成しない場合、言い換えるなら
ば、ヒット信号を出力（ｉ号し°ζ用いるシステムでは
、Ｓ　ＲＡ　Ｍは省略されるものである。

〔利用分野〕

この発明は、内容呼び出し一メモリ　（ＣＡＭ）として
広く利用でさるものである。

【図面の簡単な説明】

第】図は、この発明に係るＣＡＭを用いた連想メモリの
一実施例を示すブロック図、 第２図は、ＣＡＭを構成するセルの一実施例を示す回路
図、 茅３図は、ヒツトセレクト回路に含まれる優先順位回路
の一実施例を示す回路図、 第４図は、書き込み制御回路の単位回路の一実施例を示
す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、記憶情報と入力データとの比較論理機能を持ち、そ
   の結果に従ってワード線の電位を変化させるメモリセル
   がマトリックス配置された内容呼び出しメモリと、上記
   ワード線の信号を受けて、選択的に動作させられる優先
   順位機能を持つヒットセレクト回路とを含むことを特徴
   とする内容呼び出しメモリ。 ２、上記ヒットセレクト回路の出力信号は、上記内容呼
   び出しメモリのデータに関連されたデータが格納された
   ＲＡＭの選択信号として用いられるものであることを特
   徴とする特許請求の範囲第１項記載の内容呼び出しメモ
   リ。 ３、記憶情報と入力データとの比較論理機能を持ち、そ
   の結果に従ってワード線の電位を変化させるメモリセル
   がマトリツクス配置された内容呼び出しメモリと、上記
   ワード線のヒット信号を受けてそれに対応するワード線
   に結合された上記メモリセルを書き込み状態にさせる書
   き込み制御回路とを含むことを特徴とする内容呼び出し
   メモリ。 ４、上記書き込み制御回路には、上記ワード線の信号を
   受けて、選択的に動作させられる優先順位機能を持つヒ
   ットセレクト回路を介したヒット信号が供給されるもの
   であることを特徴とする特許請求の範囲第３項記載の内
   容呼び出しメモリ。