JPS62291168A - 不揮発性ｒａｍ - Google Patents
不揮発性ｒａｍInfo
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- JPS62291168A JPS62291168A JP61135795A JP13579586A JPS62291168A JP S62291168 A JPS62291168 A JP S62291168A JP 61135795 A JP61135795 A JP 61135795A JP 13579586 A JP13579586 A JP 13579586A JP S62291168 A JPS62291168 A JP S62291168A
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- JP
- Japan
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- sram
- ram
- eeprom
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- Pending
Links
- 230000003068 static effect Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、ＣＭＯＳインバータにより構成される、Ｃ
ＭＯＳスタティックＲＡＭ （以下ＳＲＡＭと略す）と
、電気的に書換可能な不揮発性メモリ （以下ＥＥＰＲ
ＯＭと略す）とを組み合わせた不揮発性ＲＡＭの構成と
動作手順に関する。
ＭＯＳスタティックＲＡＭ （以下ＳＲＡＭと略す）と
、電気的に書換可能な不揮発性メモリ （以下ＥＥＰＲ
ＯＭと略す）とを組み合わせた不揮発性ＲＡＭの構成と
動作手順に関する。
この発明は、ＣＭＯＳインバータにより構成されたＳＲ
ＡＭと、ＥＥＰＲＯＭとから成る不揮発性ＲＡＭにおい
−ζ、ＥＥＰＲＯＭと直接に接続された第１のＳＲＡＭ
と、前記第１のＳＲＡＭと１対の転送ゲートで接続され
た第２のＳＲＡＭを設けることにより、ＳＲＡＭに書き
込んだ情報を、ＥＥＰＲＯＭに移し換えるのを、第２の
Ｓｒ！ＡＭから転送ゲートを通して一４第１のＳＲＡＭ
に一括転送した後、ＥＥＰＲＯＭにその情ＩＨを貯える
ようにすることにより、ＥＥＰＲＯＭに情報を書き込ん
でいる間、その書き込みの終了を待たずに、第２のＳＲ
ＡＭを使用して、データの読み出しや書き込みを可能に
するようにしたものである。
ＡＭと、ＥＥＰＲＯＭとから成る不揮発性ＲＡＭにおい
−ζ、ＥＥＰＲＯＭと直接に接続された第１のＳＲＡＭ
と、前記第１のＳＲＡＭと１対の転送ゲートで接続され
た第２のＳＲＡＭを設けることにより、ＳＲＡＭに書き
込んだ情報を、ＥＥＰＲＯＭに移し換えるのを、第２の
Ｓｒ！ＡＭから転送ゲートを通して一４第１のＳＲＡＭ
に一括転送した後、ＥＥＰＲＯＭにその情ＩＨを貯える
ようにすることにより、ＥＥＰＲＯＭに情報を書き込ん
でいる間、その書き込みの終了を待たずに、第２のＳＲ
ＡＭを使用して、データの読み出しや書き込みを可能に
するようにしたものである。
従来、第２図に示すようにＳＲＡＭと１対１に組み込ま
れたＥＥＦＲＯＭとから成る不揮発性ＲＡＭが知られて
いた。
れたＥＥＦＲＯＭとから成る不揮発性ＲＡＭが知られて
いた。
しかし、従来の不揮発性ＲＡＭではＳＲＡＭの情報を不
揮発性化すべく ＥＥＰＲＯＭに貯える際、一般にはＥ
ＥＰＲＯＭを構成するフローティングゲートに電荷を注
入あるいは除去し、読め出し時に“１″あるいは“０″
に相当するしきい値に十分な余裕をもたせるには、数ミ
リ秒の書き込み時間を要する。よってＥＥＰＲＯＭへの
書き込み中は、ＳＲＡＭへのアクセスは事実上不可能と
なる。
揮発性化すべく ＥＥＰＲＯＭに貯える際、一般にはＥ
ＥＰＲＯＭを構成するフローティングゲートに電荷を注
入あるいは除去し、読め出し時に“１″あるいは“０″
に相当するしきい値に十分な余裕をもたせるには、数ミ
リ秒の書き込み時間を要する。よってＥＥＰＲＯＭへの
書き込み中は、ＳＲＡＭへのアクセスは事実上不可能と
なる。
なぜならＳＲＡＭへの書き込みはＥＥＰＲＯＭへの古き
込ｔ７−ｉ情報を途中で変更してしまうことＱごなり、
貯えるべき情報を破壊するばかりでなく、読み出し時に
“′０”とも“１”ともつかない中途半端な情報として
しまう危険性があった。更にＳＲＡＭの読み出しをする
場合でも、書き込め状態にあるＥＥＦＲＯＭにはＥＥＰ
ＲＯＭ制御回路から制御信号（十数ボルトの高電圧）が
印加されており、直接に接続されているＳＲＡＭは正常
な読み出し動作をすることができないという欠点があっ
た。
込ｔ７−ｉ情報を途中で変更してしまうことＱごなり、
貯えるべき情報を破壊するばかりでなく、読み出し時に
“′０”とも“１”ともつかない中途半端な情報として
しまう危険性があった。更にＳＲＡＭの読み出しをする
場合でも、書き込め状態にあるＥＥＦＲＯＭにはＥＥＰ
ＲＯＭ制御回路から制御信号（十数ボルトの高電圧）が
印加されており、直接に接続されているＳＲＡＭは正常
な読み出し動作をすることができないという欠点があっ
た。
そこで、この発明は従来のこのような欠点を解決するた
めに、ＥＥＰＲＯＭへの書き込みを行っている最中でも
、ＳＲＡＭの書き込み読み出しを可能にすることを目的
としている。
めに、ＥＥＰＲＯＭへの書き込みを行っている最中でも
、ＳＲＡＭの書き込み読み出しを可能にすることを目的
としている。
上記問題点を解決するために、この発明は、ＥＥＰＲＯ
Ｍと直接に接続された第１のＳＲＡＭに加え、第２のＳ
ＲＡＭを第１のＳＲＡＭと一対の転送ゲートで接続した
構成とし、この転送ゲートを通して、第１のＳＲＡＭと
第２のＳＲＡＭの間は、一度にデータの受渡しを可能と
することで、ＥＥＰＲＯＭの書き込み中にも、ＳＲＡＭ
の書き込み・読み出しが行えるようにした。
Ｍと直接に接続された第１のＳＲＡＭに加え、第２のＳ
ＲＡＭを第１のＳＲＡＭと一対の転送ゲートで接続した
構成とし、この転送ゲートを通して、第１のＳＲＡＭと
第２のＳＲＡＭの間は、一度にデータの受渡しを可能と
することで、ＥＥＰＲＯＭの書き込み中にも、ＳＲＡＭ
の書き込み・読み出しが行えるようにした。
上記のように構成された不揮発性メモリにおいて、通常
のＳＲＡＭの書き込み・読み出しは第２のＳＲＡＭに対
して行うようにし、ＳＲＡＭの情報を不揮発性化すべく
、ＥＥＰＲＯＭに移し換えるのを、一旦第２のＳＲＡＭ
から転送ゲートを通して第１のＳＲＡＭへ一括転送し、
しかる後ＢＥＦＲＯＭの書き込み動作を行うことにより
、ＢＥＦＲＯＭとは切り離されている第２のＳＲＡＭは
、ＥＥＦＲＯＭの書き込み中であるにもかかわらず、書
き込み・読み出しを行うことができるのである。
のＳＲＡＭの書き込み・読み出しは第２のＳＲＡＭに対
して行うようにし、ＳＲＡＭの情報を不揮発性化すべく
、ＥＥＰＲＯＭに移し換えるのを、一旦第２のＳＲＡＭ
から転送ゲートを通して第１のＳＲＡＭへ一括転送し、
しかる後ＢＥＦＲＯＭの書き込み動作を行うことにより
、ＢＥＦＲＯＭとは切り離されている第２のＳＲＡＭは
、ＥＥＦＲＯＭの書き込み中であるにもかかわらず、書
き込み・読み出しを行うことができるのである。
以下にこの発明の実施例を図面に基づいて、詳細に説明
する。第１図において第１のＳＲＡＭＩの接点ｑ１はＢ
ＥＦＲＯＭ２に接続されると共に転送ゲート４の入力に
も接続され、その出力は第２のＳＲＡＭ５の接点ｑ２に
接続される。更に第２のＳＲＡＭ５の接点ｑ２は転送ゲ
ート４の入力に接続され、その出力は第１のＳＲＡＭ’
の接点ｉに接続されている。
する。第１図において第１のＳＲＡＭＩの接点ｑ１はＢ
ＥＦＲＯＭ２に接続されると共に転送ゲート４の入力に
も接続され、その出力は第２のＳＲＡＭ５の接点ｑ２に
接続される。更に第２のＳＲＡＭ５の接点ｑ２は転送ゲ
ート４の入力に接続され、その出力は第１のＳＲＡＭ’
の接点ｉに接続されている。
以上のような実施例において、通常スタティックＲＡＭ
の書き込み・読み出しは第２のＳＲＡＭ’のワード線−
Ｌ２を駆動してビット線ＢＬ２． ＢＬ２を通じて行う
。ここでＳＲＡＭの情報を不揮発性化すべく本集積回路
に対し命令が送られると、ただちに転送信号Ａ６を能動
状態にして、第２のＳＲＡＭ５の情報を第１のＳＲＡＭ
’へ転送する。この動作は集積回路内のすべてのメモリ
セルに対し一括で行われる。その後不揮発性メモリ書き
込め・読み出し制御回路３が動作し、第１のＳＲＡＭ’
に転送された情報は、接点ｑ１を通してＢＥＦＲＯＭ２
に書き込まれる。尚このＢＥＦＲＯＭ２への書き込みは
数ミリ秒で終了するが、この書き込み中も、第２のＳＲ
ＡＭ’はＢＥＦＲＯＭ２の書き込みとは全く無関係であ
るので、通常のＳＲＡＭの書き込み・読み出しが可能で
ある。更にＢＥＦＲＯＭ２の書き込みが終了した後、直
ちに不揮発性メモリ書き込み・読み出し制御回路３を読
み出し動作にして、ＥＥＰＲＯＭ”の内容を第１のＳＲ
Ａ Ｍ ’ に戻しておく。このことは、Ｅ Ｅ Ｆ
Ｒ０Ｍ２へ貯えた情報を即座に第１のＳＲＡＭ’ に返
しておき、第２のＳＲＡＭ５は再書き込みせずにＥＥＦ
ＲＯＭ２へ貯えるべき情報を保持さしておいて、順次第
１のＳＲＡＭ’ と第２のＳＲＡＭ’からデータを読み
出して比較することにより、ＥＥＦＲＯＭ２の劣化や破
壊等による誤書き込みを検出することが可能であり、い
らいら貯えるべきデータを不揮発性ＲＡＭのメモリ領域
に退避さしておく必要がなくなる。またＥＥＰＲＯＭへ
の書き込みと読み出し動作は一連のものとなるので、木
工揮発性ＲＡＭの制御ビンには、通常のＳＲＡＭに必要
な信号線に加え、Ｅ Ｆ、 Ｐ ｌ’？ ＯＭ書き込み
信号線１本のみあればよく、Ｅ Ｅ Ｉ） ＲＯＭ読み
出し専用信号線は不要となる。
の書き込み・読み出しは第２のＳＲＡＭ’のワード線−
Ｌ２を駆動してビット線ＢＬ２． ＢＬ２を通じて行う
。ここでＳＲＡＭの情報を不揮発性化すべく本集積回路
に対し命令が送られると、ただちに転送信号Ａ６を能動
状態にして、第２のＳＲＡＭ５の情報を第１のＳＲＡＭ
’へ転送する。この動作は集積回路内のすべてのメモリ
セルに対し一括で行われる。その後不揮発性メモリ書き
込め・読み出し制御回路３が動作し、第１のＳＲＡＭ’
に転送された情報は、接点ｑ１を通してＢＥＦＲＯＭ２
に書き込まれる。尚このＢＥＦＲＯＭ２への書き込みは
数ミリ秒で終了するが、この書き込み中も、第２のＳＲ
ＡＭ’はＢＥＦＲＯＭ２の書き込みとは全く無関係であ
るので、通常のＳＲＡＭの書き込み・読み出しが可能で
ある。更にＢＥＦＲＯＭ２の書き込みが終了した後、直
ちに不揮発性メモリ書き込み・読み出し制御回路３を読
み出し動作にして、ＥＥＰＲＯＭ”の内容を第１のＳＲ
Ａ Ｍ ’ に戻しておく。このことは、Ｅ Ｅ Ｆ
Ｒ０Ｍ２へ貯えた情報を即座に第１のＳＲＡＭ’ に返
しておき、第２のＳＲＡＭ５は再書き込みせずにＥＥＦ
ＲＯＭ２へ貯えるべき情報を保持さしておいて、順次第
１のＳＲＡＭ’ と第２のＳＲＡＭ’からデータを読み
出して比較することにより、ＥＥＦＲＯＭ２の劣化や破
壊等による誤書き込みを検出することが可能であり、い
らいら貯えるべきデータを不揮発性ＲＡＭのメモリ領域
に退避さしておく必要がなくなる。またＥＥＰＲＯＭへ
の書き込みと読み出し動作は一連のものとなるので、木
工揮発性ＲＡＭの制御ビンには、通常のＳＲＡＭに必要
な信号線に加え、Ｅ Ｆ、 Ｐ ｌ’？ ＯＭ書き込み
信号線１本のみあればよく、Ｅ Ｅ Ｉ） ＲＯＭ読み
出し専用信号線は不要となる。
この発明は以上説明したように、ＥＥＦＲＯＭの書き込
み中も、ＳＲＡＭの書き込み・読み出しができるだけで
なく、ＥＥＦＲＯＭの誤書き込み検出を行うことができ
、不揮発性ＲＡＭの制御信号線も、必要最小限にできる
という効果を有する。
み中も、ＳＲＡＭの書き込み・読み出しができるだけで
なく、ＥＥＦＲＯＭの誤書き込み検出を行うことができ
、不揮発性ＲＡＭの制御信号線も、必要最小限にできる
という効果を有する。
第１図は、この発明の不揮発性ＲＡＭの回路図、第２図
は、従来の不揮発性ＲＡＭの回路図である。 １・・・第１のスタティックＲＡＭ ２・・・不揮発性メモリ素子 ３・・・不揮発性メモリ書き込み・読み出し制御回路 ４・・・転送ゲート ５・・・第２のスタティックＲＡＭ ６・・・転送信号Ａ端子 ７・・・転送信号Ｂ端子 以十 出願人 セイコー電子工業株式会社 出し 不揮発柱Ｆｉｌ’ＡＭの回路図 第１図 従来の′ｆ揮発４生ＲＡＭの回路図 第２図
は、従来の不揮発性ＲＡＭの回路図である。 １・・・第１のスタティックＲＡＭ ２・・・不揮発性メモリ素子 ３・・・不揮発性メモリ書き込み・読み出し制御回路 ４・・・転送ゲート ５・・・第２のスタティックＲＡＭ ６・・・転送信号Ａ端子 ７・・・転送信号Ｂ端子 以十 出願人 セイコー電子工業株式会社 出し 不揮発柱Ｆｉｌ’ＡＭの回路図 第１図 従来の′ｆ揮発４生ＲＡＭの回路図 第２図
Claims (3)
- （１）ＣＭＯＳインバータにより構成された第１のＣＭ
ＯＳスタティックＲＡＭと、そのビット毎に１対して組
み込まれた電気的に書換可能な不揮発性メモリ素子とか
ら成る不揮発性ＲＡＭにおいて、第２のＣＭＯＳスタテ
ィックＲＡＭを設けると共に、両スタティックＲＡＭ間
に１対の転送ゲートを設けたことを特徴とする不揮発性
ＲＡＭ。 - （２）前記不揮発性ＲＡＭにおいて、スタティックＲＡ
Ｍの読み出し・書き込みは第２のスタティックＲＡＭを
使用し、転送ゲートを動作させて第２のスタティックＲ
ＡＭの情報を、第１のスタティックＲＡＭへ一括転送す
ることを特徴とする特許請求の範囲第１項記載の不揮発
性ＲＡＭ。 - （３）前記不揮発性ＲＡＭにおいて、第１のスタティッ
クＲＡＭに一括転送された情報を、不揮発性メモリに書
き込み後、ただちに不揮発性メモリに貯えた特徴を第１
のスタティックＲＡＭに戻すことを特徴とする特許請求
の範囲第１項記載の不揮発性ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135795A JPS62291168A (ja) | 1986-06-11 | 1986-06-11 | 不揮発性ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135795A JPS62291168A (ja) | 1986-06-11 | 1986-06-11 | 不揮発性ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62291168A true JPS62291168A (ja) | 1987-12-17 |
Family
ID=15160003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61135795A Pending JPS62291168A (ja) | 1986-06-11 | 1986-06-11 | 不揮発性ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62291168A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053996A (en) * | 1991-02-26 | 1991-10-01 | Sgs-Thomson Microelectronics, Inc. | Dual state memory storage cell with improved data transfer circuitry |
| US5060192A (en) * | 1989-12-27 | 1991-10-22 | Harris Corporation | Cross-point switch |
| US5287485A (en) * | 1988-12-22 | 1994-02-15 | Digital Equipment Corporation | Digital processing system including plural memory devices and data transfer circuitry |
| US5299156A (en) * | 1988-06-07 | 1994-03-29 | Dallas Semiconductor Corp. | Dual port static RAM with bidirectional shift capability |
| US5343437A (en) * | 1993-02-19 | 1994-08-30 | Motorola Inc. | Memory having nonvolatile and volatile memory banks |
| US5528463A (en) * | 1993-07-16 | 1996-06-18 | Dallas Semiconductor Corp. | Low profile sockets and modules for surface mountable applications |
| US5532958A (en) * | 1990-06-25 | 1996-07-02 | Dallas Semiconductor Corp. | Dual storage cell memory |
| US5544078A (en) * | 1988-06-17 | 1996-08-06 | Dallas Semiconductor Corporation | Timekeeping comparison circuitry and dual storage memory cells to detect alarms |
| US5579206A (en) * | 1993-07-16 | 1996-11-26 | Dallas Semiconductor Corporation | Enhanced low profile sockets and module systems |
| JP2013254945A (ja) * | 2012-05-11 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1986
- 1986-06-11 JP JP61135795A patent/JPS62291168A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2013254945A (ja) * | 2012-05-11 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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