JP2503968B2 - 記憶装置 - Google Patents
記憶装置Info
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- JP2503968B2 JP2503968B2 JP10696786A JP10696786A JP2503968B2 JP 2503968 B2 JP2503968 B2 JP 2503968B2 JP 10696786 A JP10696786 A JP 10696786A JP 10696786 A JP10696786 A JP 10696786A JP 2503968 B2 JP2503968 B2 JP 2503968B2
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
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- Memory System (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶装置に関し、特に電気的に書換え可能
なPROM（EEPROM:Electrically Erasable and Programma
ble Read Only Memory）に好適な記憶装置に関するもの
である。
なPROM（EEPROM:Electrically Erasable and Programma
ble Read Only Memory）に好適な記憶装置に関するもの
である。
従来、ユーザがプログラムできるうえ、記憶したデー
タを電気的に書替え可能な記憶装置としては、EEPROMが
ある。例えば、特開昭60−74578号公報の記載のよう
に、電気的に書替え可能な不揮発性半導体メモリ装置に
おいて、メモリセルの周辺回路に、メモリセルの書換え
回数を記憶する不揮発性メモリカウンタを持ち、一定の
回数だけ書換えが行なわれたときは、全体のメモリのリ
フレッシュを行うようにしたEEPROMが知られている。
タを電気的に書替え可能な記憶装置としては、EEPROMが
ある。例えば、特開昭60−74578号公報の記載のよう
に、電気的に書替え可能な不揮発性半導体メモリ装置に
おいて、メモリセルの周辺回路に、メモリセルの書換え
回数を記憶する不揮発性メモリカウンタを持ち、一定の
回数だけ書換えが行なわれたときは、全体のメモリのリ
フレッシュを行うようにしたEEPROMが知られている。
上記従来例では、EEPROMを構成するメモリ素子の書換
え回数は104回程度であり、上記EEPROMを用いたシステ
ムにおいて、装置の不良等により同一アドレスのEEPROM
への書込みが連続して行われた場合には、100秒程度で1
04回の書換えが生じ、素子が劣化してしまうという問題
があった。
え回数は104回程度であり、上記EEPROMを用いたシステ
ムにおいて、装置の不良等により同一アドレスのEEPROM
への書込みが連続して行われた場合には、100秒程度で1
04回の書換えが生じ、素子が劣化してしまうという問題
があった。
本発明の目的は、このような従来の問題を解決し、EE
PROMを用いたシステム等の不良においても、特定の同一
アドレスの連続書換えを禁止でき、EEPROM素子の劣化を
防止する記憶装置を提供することにある。
PROMを用いたシステム等の不良においても、特定の同一
アドレスの連続書換えを禁止でき、EEPROM素子の劣化を
防止する記憶装置を提供することにある。
上記問題を解決するために、本発明では、電気的に書
き込み可能な不揮発性記憶素子群を具備してなる記憶装
置において、上記記憶素子群の同一アドレスへの連続書
き込みを検出する手段と、該検出手段より検出された同
一アドレスへの連続書き込みを禁止する手段とを設けて
いる。
き込み可能な不揮発性記憶素子群を具備してなる記憶装
置において、上記記憶素子群の同一アドレスへの連続書
き込みを検出する手段と、該検出手段より検出された同
一アドレスへの連続書き込みを禁止する手段とを設けて
いる。
EEPROMへの書込み時、前回の書換え時のアドレスを保
持するラッチにより、その内容と今回の書換えアドレス
とを比較し、特定番地への連続書込みを検出したときに
は、EEPROMの書込みシーケンスを禁止することにより、
EEPROM素子の劣化を防止する。
持するラッチにより、その内容と今回の書換えアドレス
とを比較し、特定番地への連続書込みを検出したときに
は、EEPROMの書込みシーケンスを禁止することにより、
EEPROM素子の劣化を防止する。
以下、本発明の一実施例を、図面により詳細に説明す
る。
る。
第１図は、本発明の一実施例を示す記憶装置のブロッ
ク構成図である。
ク構成図である。
第１図において、１はEEPROM記憶素子をマトリクス状
に配置したメモリアレィ、２はアドレスデコーダ、３は
書替え時のアドレス情報を保持するアドレスラッチ回
路、４は上位装置（例えば、CPU）からのメモリアドレ
スを転送するアドレス線、５は読出し時のアドレス情報
を与える読出しアドレス線、６はメモリアレィ１内の特
定のアドレスの記憶素子の情報を増幅する検出増幅回
路、７は書込み・読出しデータの入出力制御を行うデー
タ入出力回路、８はデータ入出力回路７からの書込みデ
ータをラッチするデータラッチ回路、９は装置外部から
の各種制御信号により制御タイミングを生成する制御回
路、10は前回のアドレス情報と今回のアドレス情報を比
較するコンパレータ、11はアドレスラッチ回路３の出力
線である。
に配置したメモリアレィ、２はアドレスデコーダ、３は
書替え時のアドレス情報を保持するアドレスラッチ回
路、４は上位装置（例えば、CPU）からのメモリアドレ
スを転送するアドレス線、５は読出し時のアドレス情報
を与える読出しアドレス線、６はメモリアレィ１内の特
定のアドレスの記憶素子の情報を増幅する検出増幅回
路、７は書込み・読出しデータの入出力制御を行うデー
タ入出力回路、８はデータ入出力回路７からの書込みデ
ータをラッチするデータラッチ回路、９は装置外部から
の各種制御信号により制御タイミングを生成する制御回
路、10は前回のアドレス情報と今回のアドレス情報を比
較するコンパレータ、11はアドレスラッチ回路３の出力
線である。
EEPROM記憶素子をマトリクス状に配置したメモリアレ
ィ１の特定アドレスはアドレスデコーダ２により選択さ
れる。アドレスデコーダ２への入力はアドレスラッチ回
路３を介してアドレス線４に接続すると共に、読出しア
ドレス線５を介して直接、アドレス線４に接続する。
ィ１の特定アドレスはアドレスデコーダ２により選択さ
れる。アドレスデコーダ２への入力はアドレスラッチ回
路３を介してアドレス線４に接続すると共に、読出しア
ドレス線５を介して直接、アドレス線４に接続する。
アドレスデコーダ２により選択されたメモリアレィ１
内の特定のアドレスの記憶素子の情報は検出増幅回路６
を介し、さらに読出し時に出力方向に制御されるデータ
入出力回路７を介してデータとして、装置外部に読み出
される。一方、書込みは、書込み時に入力方向に制御さ
れるデータ入出力回路７に書込みデータを与え、データ
ラッチ回路８にラッチし、書込みを行う。ここで、EEPR
OMの読出し、書込みの制御は、装置外部からの制御信号
▲▼（Output Enable）、▲▼（Chip Enabl
e）、▲▼（Write Enable）により制御回路９で制
御タイミングを生成して行う。
内の特定のアドレスの記憶素子の情報は検出増幅回路６
を介し、さらに読出し時に出力方向に制御されるデータ
入出力回路７を介してデータとして、装置外部に読み出
される。一方、書込みは、書込み時に入力方向に制御さ
れるデータ入出力回路７に書込みデータを与え、データ
ラッチ回路８にラッチし、書込みを行う。ここで、EEPR
OMの読出し、書込みの制御は、装置外部からの制御信号
▲▼（Output Enable）、▲▼（Chip Enabl
e）、▲▼（Write Enable）により制御回路９で制
御タイミングを生成して行う。
書込み時の連続同一アドレスを検出するために、前回
のアドレス情報と今回のアドレス情報とを比較するコン
パレータ10を設ける。このコンパレータ10への入力はア
ドレスラッチ回路３の出力線11とアドレス線４に接続す
る。また、コンパレータ10の出力は制御回路９に接続す
る。
のアドレス情報と今回のアドレス情報とを比較するコン
パレータ10を設ける。このコンパレータ10への入力はア
ドレスラッチ回路３の出力線11とアドレス線４に接続す
る。また、コンパレータ10の出力は制御回路９に接続す
る。
第２図は本実施例による書込み・読出しの動作タイミ
ングチャートであり、第２図（ａ）は書込みタインミン
グを示し、第２図（ｂ）は読出しタイミングを示す。以
下、第２図（ａ），（ｂ）により書込み・読出しの動作
タイミングを説明する。
ングチャートであり、第２図（ａ）は書込みタインミン
グを示し、第２図（ｂ）は読出しタイミングを示す。以
下、第２図（ａ），（ｂ）により書込み・読出しの動作
タイミングを説明する。
第２図（ａ）に示すように、▲▼＝“H"のもとで
▲▼＝“L",データ入力，アドレス入力を与え、▲
▼＝“L"（we1）にすると、書込み条件が成立す
る。このとき、前回のアドレス（Ad0）と今回のアドレ
ス（Ad1）が異なったアドレスの場合には、▲▼＝
“L"（we1）により正常な書込みシーケンスが起動され
る。このとき、第１図のアドレスラッチ回路３の内容は
前回のアドレスAl0から今回のアドレスAl1に更新され
る。書込みデータはデータラッチ回路８にラッチされ
る。
▲▼＝“L",データ入力，アドレス入力を与え、▲
▼＝“L"（we1）にすると、書込み条件が成立す
る。このとき、前回のアドレス（Ad0）と今回のアドレ
ス（Ad1）が異なったアドレスの場合には、▲▼＝
“L"（we1）により正常な書込みシーケンスが起動され
る。このとき、第１図のアドレスラッチ回路３の内容は
前回のアドレスAl0から今回のアドレスAl1に更新され
る。書込みデータはデータラッチ回路８にラッチされ
る。
次にアドレスを変化させないで、▲▼＝“L"（we
2）とした場合には、第１図のコンパレータ10に入力さ
れるアドレスラッチ出力と、アドレス線の値が一致する
ため、書込みシーケンスは起動されない。このとき、記
憶装置外部に、アドレスエラーを伝達するためにエラー
信号を出す。外部装置は、このエラー信号を判定するこ
とで同一のアドレスへの連続書込みを検出することがで
きる。エラー信号は、前回と別なアドレスを与えて書込
みを実行したとき（すなわち、we3のとき）に解除され
る。
2）とした場合には、第１図のコンパレータ10に入力さ
れるアドレスラッチ出力と、アドレス線の値が一致する
ため、書込みシーケンスは起動されない。このとき、記
憶装置外部に、アドレスエラーを伝達するためにエラー
信号を出す。外部装置は、このエラー信号を判定するこ
とで同一のアドレスへの連続書込みを検出することがで
きる。エラー信号は、前回と別なアドレスを与えて書込
みを実行したとき（すなわち、we3のとき）に解除され
る。
読出しは、第２図（ｂ）に示すように、▲▼＝
“H"のもとで、▲▼＝“L",アドレス入力を与え、
▲▼＝“L"で行われる。読出しの場合は、前回と今
回のアドレスに無関係に、上記の▲▼，▲▼，
▲▼およびアドレス情報だけで行われる。
“H"のもとで、▲▼＝“L",アドレス入力を与え、
▲▼＝“L"で行われる。読出しの場合は、前回と今
回のアドレスに無関係に、上記の▲▼，▲▼，
▲▼およびアドレス情報だけで行われる。
第３図は、本発明の特徴的なアドレスラッチ回路３と
コンパレータ10を同一チップで形成した回路（以下、ア
ドレスラッチ・コンパレータ回路という）の構成図であ
る。
コンパレータ10を同一チップで形成した回路（以下、ア
ドレスラッチ・コンパレータ回路という）の構成図であ
る。
第３図（ａ）は１ビットのアドレスラッチ・コンパレ
ータ回路である。
ータ回路である。
アドレスのｉビット目の情報線Aiはインバータ20とｎ
チャンネルMOSトランジスタ21を介して、インバータ22,
23およびｐチャンネルMOSトランジスタ24で構成される
ラッチ回路に入力する。このラッチ回路からの出力25は
EOR回路26とｎチャンネルMOSトランジスタ27を介してア
ドレス情報aiとなる。一方、情報線Aiは直接EOR回路26
の入力とすると共に、ｐチャンネルMOSトランジスタ28
を介してアドレスaiに結線する。このようにして、１ビ
ットのアドレスラッチ・コンパレータ回路（AC回路）30
が構成される。
チャンネルMOSトランジスタ21を介して、インバータ22,
23およびｐチャンネルMOSトランジスタ24で構成される
ラッチ回路に入力する。このラッチ回路からの出力25は
EOR回路26とｎチャンネルMOSトランジスタ27を介してア
ドレス情報aiとなる。一方、情報線Aiは直接EOR回路26
の入力とすると共に、ｐチャンネルMOSトランジスタ28
を介してアドレスaiに結線する。このようにして、１ビ
ットのアドレスラッチ・コンパレータ回路（AC回路）30
が構成される。
第３図（ｂ）はｎ本のアドレス線（A1〜An）を持つ例
を示している。これは、第３図（ａ）のアドレスラッチ
・コンパレータ回路（以下、AC回路という）30をｎ個設
けた場合の例を示すものである。
を示している。これは、第３図（ａ）のアドレスラッチ
・コンパレータ回路（以下、AC回路という）30をｎ個設
けた場合の例を示すものである。
１ビットのAC回路30をｎ個配列し、制御回路９で生成
される制御信号で共通に制御される。制御信号Ｌはアド
レス情報A1〜Anをｎ個のAC回路30にラッチする信号であ
り、制御信号Ｗは書込み時に“H",その他では“L"とな
る信号である。すなわち、アドレスデコーダ２への入力
を制御する信号であり、書込み時にAC回路30の出力をア
ドレスデコーダ２の入力として与える。OR−NAND回路31
はｎ本のOR入力を持ち、アドレス情報A1〜Anの各ビット
とアドレスラッチの各出力が全ビット共一致したか否か
を判定する回路であり、EOR回路26の出力C0〜Cnを全ビ
ット入力する。
される制御信号で共通に制御される。制御信号Ｌはアド
レス情報A1〜Anをｎ個のAC回路30にラッチする信号であ
り、制御信号Ｗは書込み時に“H",その他では“L"とな
る信号である。すなわち、アドレスデコーダ２への入力
を制御する信号であり、書込み時にAC回路30の出力をア
ドレスデコーダ２の入力として与える。OR−NAND回路31
はｎ本のOR入力を持ち、アドレス情報A1〜Anの各ビット
とアドレスラッチの各出力が全ビット共一致したか否か
を判定する回路であり、EOR回路26の出力C0〜Cnを全ビ
ット入力する。
第４図は、第３図の書込み時の動作タイムチャートで
ある。以下、第４図により、第３図の回路の書込み時の
動作を詳細に説明する。
ある。以下、第４図により、第３図の回路の書込み時の
動作を詳細に説明する。
書込みは▲▼＝“H",▲▼＝“L"でアドレス
とデータを与え、▲▼＝“L"で実行される。▲
▼が立ち下ると（第４図の参照）、第３図（ｂ）の比
較制御信号COMPがパルス状に出力され（第４図の参
照）、この間で前回アドレスと今回アドレスの一致判定
を行う。判定が終了したときは（第４図の参照）、制
御信号Ｌによりアドレス情報AiをAC回路30に入力し、ラ
ッチ情報を更新する。前回アドレスと今回アドレスが不
一致の場合、上記と同じタイミングで制御信号Ｗを
“H"にする（実線で示す）。前回アドレスと今回アドレ
スが一致している場合には制御信号Ｗは変化しない（破
線で示す）。また、一致している場合に記憶装置外部へ
エラー情報を与えるためのエラー信号ERを“H"にする。
とデータを与え、▲▼＝“L"で実行される。▲
▼が立ち下ると（第４図の参照）、第３図（ｂ）の比
較制御信号COMPがパルス状に出力され（第４図の参
照）、この間で前回アドレスと今回アドレスの一致判定
を行う。判定が終了したときは（第４図の参照）、制
御信号Ｌによりアドレス情報AiをAC回路30に入力し、ラ
ッチ情報を更新する。前回アドレスと今回アドレスが不
一致の場合、上記と同じタイミングで制御信号Ｗを
“H"にする（実線で示す）。前回アドレスと今回アドレ
スが一致している場合には制御信号Ｗは変化しない（破
線で示す）。また、一致している場合に記憶装置外部へ
エラー情報を与えるためのエラー信号ERを“H"にする。
第５図は、本発明のEEPROMをプロセッサ，メモリと同
一半導体基板上に形成したマイクロコンピュータの例を
示す図である。
一半導体基板上に形成したマイクロコンピュータの例を
示す図である。
同一半導体基板100上にCPU101,EEPROM102,RAM103,ROM
104を形成し、CPU101と各メモリとは共通データバスDB,
および共通アドレスバスABで結合されている。また、同
一半導体基板上にチップ外部との通信を行うための外部
ポート105を形成する。
104を形成し、CPU101と各メモリとは共通データバスDB,
および共通アドレスバスABで結合されている。また、同
一半導体基板上にチップ外部との通信を行うための外部
ポート105を形成する。
EEPROM102の制御はCPU101から出力されるチップイネ
ーブル信号▲▼，出力イネーブル信号▲▼，ラ
イトイネーブル信号▲▼で制御され、同一アドレス
への書込みにより発生するエラー信号ERはEEPROM102か
らCPU101に出力される。
ーブル信号▲▼，出力イネーブル信号▲▼，ラ
イトイネーブル信号▲▼で制御され、同一アドレス
への書込みにより発生するエラー信号ERはEEPROM102か
らCPU101に出力される。
このように、本実施例においては、読出し機能には全
く影響を与えずに、同一アドレスへの連続書込みを防止
することができる。また、本実施例では、同一アドレス
の連続書込みを禁止した後は、エラー信号を発生させる
が、このエラー信号を受け取ったCPU等では、別アドレ
スにデータ書込みを行うなどの制御を行うことにより、
EEPROMを劣化させないでデータ書込みを実行できる。さ
らに、本実施例中で使用されているアドレスラッチ回路
に代えて、不揮発性のレジスタを使用してもよい。
く影響を与えずに、同一アドレスへの連続書込みを防止
することができる。また、本実施例では、同一アドレス
の連続書込みを禁止した後は、エラー信号を発生させる
が、このエラー信号を受け取ったCPU等では、別アドレ
スにデータ書込みを行うなどの制御を行うことにより、
EEPROMを劣化させないでデータ書込みを実行できる。さ
らに、本実施例中で使用されているアドレスラッチ回路
に代えて、不揮発性のレジスタを使用してもよい。
以上説明したように、本発明によれば、EEPROMへの同
一アドレスへの連続書込みを防止することができるの
で、EEPROMを用いたシステムの不良等による同一アドレ
スへの連続書込みが生じた場合でも、EEPROMの記憶素子
を劣化させることがなく、高信頼のEEPROMを製造でき
る。
一アドレスへの連続書込みを防止することができるの
で、EEPROMを用いたシステムの不良等による同一アドレ
スへの連続書込みが生じた場合でも、EEPROMの記憶素子
を劣化させることがなく、高信頼のEEPROMを製造でき
る。
第１図は本発明の一実施例を示す記憶装置のブロック構
成図、第２図は第１図の動作タイミングチャート、第３
図は本発明の特徴的なアドレスラッチ・コンパレータ回
路のブロック構成図、第４図は第３図の動作タイミング
チャート、第５図は本発明のEEPROMをプロセッサ，メモ
リと同一半導体基板上に形成したマイクロコンピュータ
の例を示す図である。 1:メモリアレィ、2:アドレスデコーダ、3:アドレスラッ
チ回路、10:コンパレータ。
成図、第２図は第１図の動作タイミングチャート、第３
図は本発明の特徴的なアドレスラッチ・コンパレータ回
路のブロック構成図、第４図は第３図の動作タイミング
チャート、第５図は本発明のEEPROMをプロセッサ，メモ
リと同一半導体基板上に形成したマイクロコンピュータ
の例を示す図である。 1:メモリアレィ、2:アドレスデコーダ、3:アドレスラッ
チ回路、10:コンパレータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木原 利昌 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (72)発明者 松原 清 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (72)発明者 山浦 忠 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (56)参考文献 特開 昭57−191885（ＪＰ，Ａ)
Claims (8)
- 【請求項１】電気的に書き込み可能な不揮発性記憶素子
群を具備してなる記憶装置において、 上記記憶素子群の同一アドレスへの連続書き込みを検出
する手段と、 該検出手段より検出された同一アドレスへの連続書き込
みを禁止する手段とをさらに具備してなることを特徴と
する記憶装置。 - 【請求項２】上記検出手段は、前回の書き込みのアドレ
ス情報を保持するアドレスラッチ回路と、該アドレスラ
ッチ回路に保持された上記前回の書き込みのアドレス情
報と今回のアドレス情報を比較するコンパレータとによ
り構成されてなることを特徴とする特許請求の範囲第１
項記載の記憶装置。 - 【請求項３】上記記憶装置はマイクロコンピュータの半
導体基板上に形成されてなることを特徴とする特許請求
の範囲第１項または第２項に記載の記憶装置。 - 【請求項４】上記不揮発性記憶素子群は電気的に書き換
え可能なメモリであることを特徴とする特許請求の範囲
第１項から第３項までのいずれかに記載の記憶装置。 - 【請求項５】電気的に書き込み可能な不揮発性記憶素子
群を具備してなる記憶装置において、 上記記憶素子群の同一アドレスへの連続書き込みを検出
する手段と、 該検出手段より検出された同一アドレスへの連続書き込
みを禁止する手段と、 上記検出手段により同一アドレスへの連続書き込みを検
出した時に、装置外部に対して書き込みエラー情報を伝
達する手段をさらに具備してなることを特徴とする記憶
装置。 - 【請求項６】上記検出手段は、前回の書き込みのアドレ
ス情報を保持するアドレスラッチ回路と、該アドレスラ
ッチ回路に保持された上記前回の書き込みのアドレス情
報と今回のアドレス情報を比較するコンパレータとによ
り構成されてなることを特徴とする特許請求の範囲第５
項記載の記憶装置。 - 【請求項７】上記記憶装置はマイクロコンピュータの半
導体基板上に形成されてなることを特徴とする特許請求
の範囲第５項または第６項に記載の記憶装置。 - 【請求項８】上記不揮発性記憶素子群は電気的に書き換
え可能なメモリであることを特徴とする特許請求の範囲
第５項から第７項までのいずれかに記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10696786A JP2503968B2 (ja) | 1986-05-10 | 1986-05-10 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10696786A JP2503968B2 (ja) | 1986-05-10 | 1986-05-10 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62264499A JPS62264499A (ja) | 1987-11-17 |
| JP2503968B2 true JP2503968B2 (ja) | 1996-06-05 |
Family
ID=14447083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10696786A Expired - Fee Related JP2503968B2 (ja) | 1986-05-10 | 1986-05-10 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503968B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4092112B2 (ja) * | 2002-02-26 | 2008-05-28 | 富士通株式会社 | 演算処理装置 |
-
1986
- 1986-05-10 JP JP10696786A patent/JP2503968B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62264499A (ja) | 1987-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |