JPH0676583A - 内容番地付記憶装置および一致ワード不要化方法 - Google Patents
内容番地付記憶装置および一致ワード不要化方法Info
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- JPH0676583A JPH0676583A JP5118209A JP11820993A JPH0676583A JP H0676583 A JPH0676583 A JP H0676583A JP 5118209 A JP5118209 A JP 5118209A JP 11820993 A JP11820993 A JP 11820993A JP H0676583 A JPH0676583 A JP H0676583A
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】
【目的】 この発明は複雑な制御を行なうことなく、一
致ワードを同時に並列的に不要化できるような内容番地
付け記憶装置および一致ワード不要化方法を提供するこ
とを主要な特徴とする。 【構成】 検索モードにおいてメモリセルアレイ２に対
して検索を行ない、検索結果を論理機能付応答レジスタ
３０に転送して保持する。メモリセルアレイ２をマスク
し、フラグビット列１２を０でマスク検索、すなわちガ
ベージコレクションを行ない、その結果以前からの不要
ワードと、新たに不要化するワードとのＯＲをとり、論
理機能付応答レジスタ３０に保持し、さらにフラグビッ
ト列１２への転送機能を用いて、論理機能付応答レジス
タ３０内の不要ワード情報をフラグビット列１２に一度
に並列に転送することによって、複数の一致ワードの不
要化を並列的に行なう。
致ワードを同時に並列的に不要化できるような内容番地
付け記憶装置および一致ワード不要化方法を提供するこ
とを主要な特徴とする。 【構成】 検索モードにおいてメモリセルアレイ２に対
して検索を行ない、検索結果を論理機能付応答レジスタ
３０に転送して保持する。メモリセルアレイ２をマスク
し、フラグビット列１２を０でマスク検索、すなわちガ
ベージコレクションを行ない、その結果以前からの不要
ワードと、新たに不要化するワードとのＯＲをとり、論
理機能付応答レジスタ３０に保持し、さらにフラグビッ
ト列１２への転送機能を用いて、論理機能付応答レジス
タ３０内の不要ワード情報をフラグビット列１２に一度
に並列に転送することによって、複数の一致ワードの不
要化を並列的に行なう。
Description
【０００１】
【産業上の利用分野】この発明は内容番地付記憶装置お
よび一致ワード不要化方法に関する。より特定的には、
この発明は、与えられた検索データに基づいて検索動作
を行ない、特定のワードを指定するような連想メモリ
（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏ
ｒｙ：ＣＡＭ）のような内容番地付記憶装置およびその
一致ワード不要化方法に関する。
よび一致ワード不要化方法に関する。より特定的には、
この発明は、与えられた検索データに基づいて検索動作
を行ない、特定のワードを指定するような連想メモリ
（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏ
ｒｙ：ＣＡＭ）のような内容番地付記憶装置およびその
一致ワード不要化方法に関する。
【０００２】
【従来の技術】図２１は従来のＣＡＭを用いたキャッシ
ュシステムの全体の構成を示すブロック図である。図２
１において、メインメモリ１０１およびキャッシュメモ
リ１０３がデータバス１０４およびアドレスバス１０５
を介してＣＰＵ１０６に接続されている。メインメモリ
１０１としては、ダイナミックＲＡＭまたは磁気ディス
ク装置が用いられる。磁気ディスク装置は、アクセスタ
イムが比較的遅いが、大容量を有し、安価である。一
方、キャッシュメモリ１０３としては、ＣＡＭが用いら
れる。ＣＡＭは、小容量であるが、アクセスタイムが速
いという特徴がある。キャッシュメモリ１０３は、メイ
ンメモリ１０１のアクセスタイムを短縮するために用い
られる。メインメモリ１０１に記憶されるデータのう
ち、アクセス頻度が高いデータがそのアドレスとともに
キャッシュメモリ１０３に記憶される。キャッシュメモ
リ１０３の書込および比較動作は、メモリコントローラ
１０２によって制御される。
ュシステムの全体の構成を示すブロック図である。図２
１において、メインメモリ１０１およびキャッシュメモ
リ１０３がデータバス１０４およびアドレスバス１０５
を介してＣＰＵ１０６に接続されている。メインメモリ
１０１としては、ダイナミックＲＡＭまたは磁気ディス
ク装置が用いられる。磁気ディスク装置は、アクセスタ
イムが比較的遅いが、大容量を有し、安価である。一
方、キャッシュメモリ１０３としては、ＣＡＭが用いら
れる。ＣＡＭは、小容量であるが、アクセスタイムが速
いという特徴がある。キャッシュメモリ１０３は、メイ
ンメモリ１０１のアクセスタイムを短縮するために用い
られる。メインメモリ１０１に記憶されるデータのう
ち、アクセス頻度が高いデータがそのアドレスとともに
キャッシュメモリ１０３に記憶される。キャッシュメモ
リ１０３の書込および比較動作は、メモリコントローラ
１０２によって制御される。
【０００３】上述のように構成されたキャッシュシステ
ムにおいて、ＣＰＵ１０６によるメインメモリ１０１の
アクセスに先立って、キャッシュメモリ１０３がアクセ
スされる。すなわち、ＣＰＵ１０６からアドレスバス１
０５にアドレス信号が出力されると、キャッシュメモリ
１０３がメモリコントローラ１０２により制御され、そ
のアドレス信号に対応するアドレスがキャッシュメモリ
１０３に記憶されているか否かがチェックされる。その
対応するアドレスがキャッシュメモリ１０３に記憶され
ていると、キャッシュメモリ１０３からヒット信号が出
力され、メモリコントローラ１０２に与えられる。ヒッ
ト信号がメモリコントローラ１０２からＣＰＵ１０６に
与えられると、キャッシュメモリ１０３においてそのア
ドレスが記憶されている領域に対応する領域からデータ
が読出される。もし、ＣＰＵ１０６から出力されたアド
レス信号に対応するアドレスがキャッシュメモリ１０３
に記憶されていないならば、ヒット信号は与えられず、
メインメモリ１０１がアクセスされる。
ムにおいて、ＣＰＵ１０６によるメインメモリ１０１の
アクセスに先立って、キャッシュメモリ１０３がアクセ
スされる。すなわち、ＣＰＵ１０６からアドレスバス１
０５にアドレス信号が出力されると、キャッシュメモリ
１０３がメモリコントローラ１０２により制御され、そ
のアドレス信号に対応するアドレスがキャッシュメモリ
１０３に記憶されているか否かがチェックされる。その
対応するアドレスがキャッシュメモリ１０３に記憶され
ていると、キャッシュメモリ１０３からヒット信号が出
力され、メモリコントローラ１０２に与えられる。ヒッ
ト信号がメモリコントローラ１０２からＣＰＵ１０６に
与えられると、キャッシュメモリ１０３においてそのア
ドレスが記憶されている領域に対応する領域からデータ
が読出される。もし、ＣＰＵ１０６から出力されたアド
レス信号に対応するアドレスがキャッシュメモリ１０３
に記憶されていないならば、ヒット信号は与えられず、
メインメモリ１０１がアクセスされる。
【０００４】上述のキャッシュメモリ１０３は、複数の
内容番地付メモリセル（以下、ＣＡＭセルと呼ぶ）によ
り構成されている。このＣＡＭセルは、通常の書込およ
び読出機能の他に、メモリセルに蓄えられている記憶デ
ータと外部から与えられる検索データとを照合し、それ
らが一致しているか否かを検出する一致検索機能をも有
している。
内容番地付メモリセル（以下、ＣＡＭセルと呼ぶ）によ
り構成されている。このＣＡＭセルは、通常の書込およ
び読出機能の他に、メモリセルに蓄えられている記憶デ
ータと外部から与えられる検索データとを照合し、それ
らが一致しているか否かを検出する一致検索機能をも有
している。
【０００５】ＣＡＭの基本機能は、通常のメモリとは逆
に参照データを入力し、その参照データと一致したデー
タが記憶されているワードのアドレスを出力するもので
ある。一般に、ＣＡＭの検索動作時には、メモリアレイ
内のすべてのワードが一致検索動作に参加するとは限ら
ない。すなわち、ＣＡＭのメモリアレイ内には検索対象
にならない不要ワードが存在する。このような不要ワー
ドの管理のことをガベージコレクションという。
に参照データを入力し、その参照データと一致したデー
タが記憶されているワードのアドレスを出力するもので
ある。一般に、ＣＡＭの検索動作時には、メモリアレイ
内のすべてのワードが一致検索動作に参加するとは限ら
ない。すなわち、ＣＡＭのメモリアレイ内には検索対象
にならない不要ワードが存在する。このような不要ワー
ドの管理のことをガベージコレクションという。
【０００６】従来より、このガベージコレクションを行
なうために、各ワードに対応してフラグビットを設ける
ことが行なわれている。すなわち、たとえばフラグビッ
トが“０”であれば、対応するワードは一致検索に参加
する。また、フラグビットが“１”であれば、対応する
ワードは一致検索に参加しない。このようなフラグビッ
トとして各ワードに対応してフラグビット専用のレジス
タを取付ける場合もあるが、さらにＣＡＭの構造をより
簡単化するために、フラグビットとしてメモリアレイを
構成するＣＡＭセルを用いる方法も行なわれている。そ
の１つとして、次のような興味ある先行例が報告されて
いる。
なうために、各ワードに対応してフラグビットを設ける
ことが行なわれている。すなわち、たとえばフラグビッ
トが“０”であれば、対応するワードは一致検索に参加
する。また、フラグビットが“１”であれば、対応する
ワードは一致検索に参加しない。このようなフラグビッ
トとして各ワードに対応してフラグビット専用のレジス
タを取付ける場合もあるが、さらにＣＡＭの構造をより
簡単化するために、フラグビットとしてメモリアレイを
構成するＣＡＭセルを用いる方法も行なわれている。そ
の１つとして、次のような興味ある先行例が報告されて
いる。
【０００７】図２２は特開平１−２２３６９７号公報
（ＵＳＰ４，９７５，８７３）に開示されたＣＡＭの一
例を示すブロック図である。図２２を参照して、ＣＡＭ
は、メモリセルアレイ２と、読出／書込制御部１と、フ
ラグビット列１２と、フラグビット制御部１１とを含
む。メモリセルアレイ２はデータの読出と書込とを行な
い、読出／書込制御部１はメモリセルアレイ２に対し
て、ビット線対Ｂ０〜Ｂｎ−１を介してデータおよび検
索データをタイミング制御して入出力する。フラグビッ
ト列１２は、メモリセルアレイ２に結合され、各ワード
の書込状態を示すフラグ信号を記憶する。フラグビット
制御部１１は読出／書込制御部１に結合され、フラグビ
ット列１２に対して、ビット線対Ｂｎを介してフラグ信
号をタイミング制御して入出力する。
（ＵＳＰ４，９７５，８７３）に開示されたＣＡＭの一
例を示すブロック図である。図２２を参照して、ＣＡＭ
は、メモリセルアレイ２と、読出／書込制御部１と、フ
ラグビット列１２と、フラグビット制御部１１とを含
む。メモリセルアレイ２はデータの読出と書込とを行な
い、読出／書込制御部１はメモリセルアレイ２に対し
て、ビット線対Ｂ０〜Ｂｎ−１を介してデータおよび検
索データをタイミング制御して入出力する。フラグビッ
ト列１２は、メモリセルアレイ２に結合され、各ワード
の書込状態を示すフラグ信号を記憶する。フラグビット
制御部１１は読出／書込制御部１に結合され、フラグビ
ット列１２に対して、ビット線対Ｂｎを介してフラグ信
号をタイミング制御して入出力する。
【０００８】ＣＡＭは、さらに応答レジスタ３と、複数
選択分離回路４と、ワード制御回路６と、制御回路５と
を含む。応答レジスタ３は、フラグビット列１２とメモ
リセルアレイ２とから出力される探索結果を一時的に保
持する。複数選択分離回路４は、複数の検索結果が得ら
れたときに、予め定められたロジックに従って、そのう
ちの１つを決定し、そのマッチアドレスＭＡを出力す
る。ワード制御回路６は外部アドレスＥＡ，マッチアド
レスＭＡおよび制御回路５からの制御信号φ５を受け、
ワード線Ｗ０〜Ｗｍ−１とマッチ線Ｍ０〜Ｍｍ−１の駆
動と制御とを行なう。制御回路５はタイミング制御信号
φ１〜φ５を出力する。
選択分離回路４と、ワード制御回路６と、制御回路５と
を含む。応答レジスタ３は、フラグビット列１２とメモ
リセルアレイ２とから出力される探索結果を一時的に保
持する。複数選択分離回路４は、複数の検索結果が得ら
れたときに、予め定められたロジックに従って、そのう
ちの１つを決定し、そのマッチアドレスＭＡを出力す
る。ワード制御回路６は外部アドレスＥＡ，マッチアド
レスＭＡおよび制御回路５からの制御信号φ５を受け、
ワード線Ｗ０〜Ｗｍ−１とマッチ線Ｍ０〜Ｍｍ−１の駆
動と制御とを行なう。制御回路５はタイミング制御信号
φ１〜φ５を出力する。
【０００９】図２２に示したＣＡＭでは、制御信号φ１
および外部データＤ０〜Ｄｎによってフラグビット制御
部１１および読出／書込制御部１を設定すると、制御信
号φ２によってフラグビット列１２およびメモリセルア
レイ２のいずれに対しても読出，書込，一致検索動作
を、特に複雑な制御を加えることなく同時に行なうこと
ができる。以下に、各動作について説明する。
および外部データＤ０〜Ｄｎによってフラグビット制御
部１１および読出／書込制御部１を設定すると、制御信
号φ２によってフラグビット列１２およびメモリセルア
レイ２のいずれに対しても読出，書込，一致検索動作
を、特に複雑な制御を加えることなく同時に行なうこと
ができる。以下に、各動作について説明する。
【００１０】一致検索動作は、検索モードにおいてフラ
グビット制御部１１および読出／書込制御部１に検索デ
ータを設定し、ワード制御回路６に制御信号φ５を与え
てマッチ線Ｍ０〜Ｍｍ−１を設定電位とし、メモリセル
アレイ２およびフラグビット列１２に検索データを与え
た後、マッチ線Ｍ０〜Ｍｍ−１に出力された検索結果を
応答レジスタ３にラッチし、さらに複数選択分離回路４
に入力して、マッチアドレスＭＡとして出力し、完了す
る。また、検索データにマスクをかけることによって検
索ビットを絞った検索（マスク検索）も可能である。
グビット制御部１１および読出／書込制御部１に検索デ
ータを設定し、ワード制御回路６に制御信号φ５を与え
てマッチ線Ｍ０〜Ｍｍ−１を設定電位とし、メモリセル
アレイ２およびフラグビット列１２に検索データを与え
た後、マッチ線Ｍ０〜Ｍｍ−１に出力された検索結果を
応答レジスタ３にラッチし、さらに複数選択分離回路４
に入力して、マッチアドレスＭＡとして出力し、完了す
る。また、検索データにマスクをかけることによって検
索ビットを絞った検索（マスク検索）も可能である。
【００１１】書込動作は、書込モードにおいてフラグビ
ット制御部１１および読出／書込制御部１に書込データ
を設定し、メモリセルアレイ２およびフラグビット列１
２に書込データを与え、ワード制御回路６の外部アドレ
スＥＡおよび制御信号φ５を入力して書込むべきワード
を選択し、そのワードに書込データを書込むことによっ
て完了する。また、書込データにマスクをかけることに
よって、ワード中の書込ビットを絞った部分書込（マス
ク書込）も可能である。
ット制御部１１および読出／書込制御部１に書込データ
を設定し、メモリセルアレイ２およびフラグビット列１
２に書込データを与え、ワード制御回路６の外部アドレ
スＥＡおよび制御信号φ５を入力して書込むべきワード
を選択し、そのワードに書込データを書込むことによっ
て完了する。また、書込データにマスクをかけることに
よって、ワード中の書込ビットを絞った部分書込（マス
ク書込）も可能である。
【００１２】読出動作は、読出モードにおいてワード線
制御回路６に外部アドレスＥＡおよび制御信号φ５を入
力して読出すべきワードを選択し、そのワードの読出デ
ータをフラグビット制御部１１および読出／書込制御部
１に取込むことによって完了する。
制御回路６に外部アドレスＥＡおよび制御信号φ５を入
力して読出すべきワードを選択し、そのワードの読出デ
ータをフラグビット制御部１１および読出／書込制御部
１に取込むことによって完了する。
【００１３】不要ワードの検索（ガベージコレクショ
ン）は、検索モードにおいて、マスクデータをメモリセ
ルアレイ２に与えてマスクし、フラグビット列１２に対
してのみマスク検索を行なう。マッチ線Ｍ０〜Ｍｍ−１
に出力された検索結果が、応答レジスタ３と複数選択分
離回路４とに入力され、複数選択分離回路４は不要ワー
ドを示すマッチアドレスＭＡを出力し、そのマッチアド
レスＭＡをワード制御回路６に入力することによって完
了する。すなわち、フラグビット列１２を設けることに
よってガベージコレクションは簡単に実現されている。
引続き書込モードにおいて、マッチアドレスをワード制
御回路６へ入力することによって不要なワードのうちの
１ワードを活性化し、不要ワードへの新たなデータの書
込も実現できる。
ン）は、検索モードにおいて、マスクデータをメモリセ
ルアレイ２に与えてマスクし、フラグビット列１２に対
してのみマスク検索を行なう。マッチ線Ｍ０〜Ｍｍ−１
に出力された検索結果が、応答レジスタ３と複数選択分
離回路４とに入力され、複数選択分離回路４は不要ワー
ドを示すマッチアドレスＭＡを出力し、そのマッチアド
レスＭＡをワード制御回路６に入力することによって完
了する。すなわち、フラグビット列１２を設けることに
よってガベージコレクションは簡単に実現されている。
引続き書込モードにおいて、マッチアドレスをワード制
御回路６へ入力することによって不要なワードのうちの
１ワードを活性化し、不要ワードへの新たなデータの書
込も実現できる。
【００１４】図２３は図２２に示したフラグビット列お
よびメモリセルアレイの一例を示す回路図である。図２
３において、フラグビット列１２はビット線ｂｎおよび
／ｂｎと、ワード線Ｗ０〜Ｗｍ−１と、マッチ線Ｍ０〜
Ｍｍ−１にそれぞれ接続されたフラグセルＣｎ，０〜Ｃ
ｎ，ｍ−１を含む。
よびメモリセルアレイの一例を示す回路図である。図２
３において、フラグビット列１２はビット線ｂｎおよび
／ｂｎと、ワード線Ｗ０〜Ｗｍ−１と、マッチ線Ｍ０〜
Ｍｍ−１にそれぞれ接続されたフラグセルＣｎ，０〜Ｃ
ｎ，ｍ−１を含む。
【００１５】一方、メモリセルアレイ２は、ビット線ｂ
０および／ｂ０〜ｂｎ−１および／ｂｎ−１と、ワード
線Ｗ０〜Ｗｍ−１と、マッチ線Ｍ０〜Ｍｍ−１とにそれ
ぞれ接続されたＣＡＭセルＣ０，０〜Ｃｍ−１，ｎ−１
を含む。
０および／ｂ０〜ｂｎ−１および／ｂｎ−１と、ワード
線Ｗ０〜Ｗｍ−１と、マッチ線Ｍ０〜Ｍｍ−１とにそれ
ぞれ接続されたＣＡＭセルＣ０，０〜Ｃｍ−１，ｎ−１
を含む。
【００１６】図２３から明らかなように、フラグビット
列１２で用いられるフラグセルおよびメモリセルアレイ
２で用いられるＣＡＭセルは、ともに等しい構造を有し
ている。さらに、ワード線Ｗ０〜Ｗｍ−１と、マッチ線
Ｍ０〜Ｍｍ−１はフラグビット列１２およびメモリセル
アレイ２に共通に用いられている。したがって、フラグ
ビット列１２用の特別な制御信号が必要となる。
列１２で用いられるフラグセルおよびメモリセルアレイ
２で用いられるＣＡＭセルは、ともに等しい構造を有し
ている。さらに、ワード線Ｗ０〜Ｗｍ−１と、マッチ線
Ｍ０〜Ｍｍ−１はフラグビット列１２およびメモリセル
アレイ２に共通に用いられている。したがって、フラグ
ビット列１２用の特別な制御信号が必要となる。
【００１７】上述のごとく、従来例では、フラグビット
列１２とメモリセルアレイ２で共通のＣＡＭセルを用い
たことにより、特に複雑な制御手段を追加することなく
ガベージコレクションを実現できる。
列１２とメモリセルアレイ２で共通のＣＡＭセルを用い
たことにより、特に複雑な制御手段を追加することなく
ガベージコレクションを実現できる。
【００１８】
【発明が解決しようとする課題】図２４は図２２に示し
たＣＡＭでデータを検索する概念を説明するための図で
ある。図２４において、読出／書込制御部１から一致検
索データ“１０１１ｘｘｘ”（ｘｘｘは、Ｄｏｎ’ｔ
Ｃａｒｅ：検索の対象とならないビットを示す）が入力
されると、ＣＡＭ２は、一致検索データの上位４ビット
“１０１１”と一致しているデータを検索し、第３ワー
ドＷ３，第６ワードＷ６および第１０ワードＷ１０のデ
ータが一致していることを判別し、応答レジスタ３の対
応するワードに“１”を転送する。複数選択分離回路４
にはプライオリティエンコーダ４１とレジスタ４２とが
内蔵されている。プライオリティエンコーダ４１には、
各行の優先順位が設定されており、上述のごとく３つの
データが一致検索データと一致しても、最も優先順位の
高いワードに対応するレジスタ４２のビットに“１”が
設定される。
たＣＡＭでデータを検索する概念を説明するための図で
ある。図２４において、読出／書込制御部１から一致検
索データ“１０１１ｘｘｘ”（ｘｘｘは、Ｄｏｎ’ｔ
Ｃａｒｅ：検索の対象とならないビットを示す）が入力
されると、ＣＡＭ２は、一致検索データの上位４ビット
“１０１１”と一致しているデータを検索し、第３ワー
ドＷ３，第６ワードＷ６および第１０ワードＷ１０のデ
ータが一致していることを判別し、応答レジスタ３の対
応するワードに“１”を転送する。複数選択分離回路４
にはプライオリティエンコーダ４１とレジスタ４２とが
内蔵されている。プライオリティエンコーダ４１には、
各行の優先順位が設定されており、上述のごとく３つの
データが一致検索データと一致しても、最も優先順位の
高いワードに対応するレジスタ４２のビットに“１”が
設定される。
【００１９】図２５（ａ）はフラグビットを含むデータ
とフラグビットを含む一致検索データとの一致を照合す
る概念を説明するための図である。この図２５（ａ）に
示した例では、一致検索データの“ａｂｃ０”のうちの
“０”はフラグビットを示している。ＣＡＭ２に記憶さ
れているデータのうち、フラグビットに“１”が立って
いるデータは検索に参加せず、フラグビットが“０”の
データのみ検索に参加する。この例では、第２ワードＷ
２のデータが一致検索データに一致するので、第２ワー
ドＷ２のデータに対応して応答レジスタ３に“１”が設
定される。一致するデータが複数あれば、図２４の説明
と同様にして、最も優先順位の高いデータに対応して応
答レジスタ３に“１”が設定される。
とフラグビットを含む一致検索データとの一致を照合す
る概念を説明するための図である。この図２５（ａ）に
示した例では、一致検索データの“ａｂｃ０”のうちの
“０”はフラグビットを示している。ＣＡＭ２に記憶さ
れているデータのうち、フラグビットに“１”が立って
いるデータは検索に参加せず、フラグビットが“０”の
データのみ検索に参加する。この例では、第２ワードＷ
２のデータが一致検索データに一致するので、第２ワー
ドＷ２のデータに対応して応答レジスタ３に“１”が設
定される。一致するデータが複数あれば、図２４の説明
と同様にして、最も優先順位の高いデータに対応して応
答レジスタ３に“１”が設定される。
【００２０】図２５（ｂ）はマスク検索の概念を説明す
るための図である。一致検索データのうち、ワードデー
タはマスクされ、マスクしたワードデータはすべて一致
するとみなされ、フラグビットだけで検索が行なわれ
る。そして、フラグビットだけの一致検索データとＣＡ
Ｍメモリセルアレイ２のフラグビットとが順次比較さ
れ、フラグビットの一致した応答レジスタ３の対応する
ワードに“１”が設定される。
るための図である。一致検索データのうち、ワードデー
タはマスクされ、マスクしたワードデータはすべて一致
するとみなされ、フラグビットだけで検索が行なわれ
る。そして、フラグビットだけの一致検索データとＣＡ
Ｍメモリセルアレイ２のフラグビットとが順次比較さ
れ、フラグビットの一致した応答レジスタ３の対応する
ワードに“１”が設定される。
【００２１】さて、このような複数の一致ワードをすべ
て不要化する動作が必要となる場合がある。すなわち、
一致検索において、１つのワードの一致が検索されれ
ば、もはや検索は不要になる場合があり、その場合複数
の一致ワードをすべて不要化する必要がある。図２２に
示したＣＡＭでその動作を行なうには、まず応答レジス
タ３の内容が複数選択分離回路４に入力され、一致ワー
ドのアドレスの１つがワード制御回路６に入力され、そ
のワードが活性化される。さらに、フラグビット制御部
１１が制御されることにより、そのワードのフラグビッ
トが“０”から“１”に書換えられる。さらに、そのワ
ードに対応する応答レジスタ３の値が“１”（一致）か
ら“０”（不一致）に書換えられる。以上の動作によっ
て、複数ワードのうちの１ワードの不要化が完了する。
したがって、複数の一致ワードの不要化を行なうために
は、一致の動作を一致ワードの数だけ繰返さなければな
らないという問題点があった。
て不要化する動作が必要となる場合がある。すなわち、
一致検索において、１つのワードの一致が検索されれ
ば、もはや検索は不要になる場合があり、その場合複数
の一致ワードをすべて不要化する必要がある。図２２に
示したＣＡＭでその動作を行なうには、まず応答レジス
タ３の内容が複数選択分離回路４に入力され、一致ワー
ドのアドレスの１つがワード制御回路６に入力され、そ
のワードが活性化される。さらに、フラグビット制御部
１１が制御されることにより、そのワードのフラグビッ
トが“０”から“１”に書換えられる。さらに、そのワ
ードに対応する応答レジスタ３の値が“１”（一致）か
ら“０”（不一致）に書換えられる。以上の動作によっ
て、複数ワードのうちの１ワードの不要化が完了する。
したがって、複数の一致ワードの不要化を行なうために
は、一致の動作を一致ワードの数だけ繰返さなければな
らないという問題点があった。
【００２２】逆に、不一致を示したワードをすべて不要
化する動作が必要となる場合もあるが、その場合も前述
の一致を示したワードをすべて不要化する場合と同様の
動作を繰返さなければならないという問題点があった。
化する動作が必要となる場合もあるが、その場合も前述
の一致を示したワードをすべて不要化する場合と同様の
動作を繰返さなければならないという問題点があった。
【００２３】特に、大容量のＣＡＭではワード数が多い
ので、一致するワード数も多くなる。このため、すべて
の一致ワードを上述の方法で動かすのには大変な時間が
かかることとなる。
ので、一致するワード数も多くなる。このため、すべて
の一致ワードを上述の方法で動かすのには大変な時間が
かかることとなる。
【００２４】それゆえに、この発明の主たる目的は、複
雑な制御手段を追加することなく、不一致あるいは一致
を示したワードを並列的に一括的に不要化することが可
能な内容番地付記憶装置および一致ワード不要化方法を
提供することである。
雑な制御手段を追加することなく、不一致あるいは一致
を示したワードを並列的に一括的に不要化することが可
能な内容番地付記憶装置および一致ワード不要化方法を
提供することである。
【００２５】
【課題を解決するための手段】請求項１にかかる発明
は、与えられた検索データに基づいて検索動作を行な
い、特定のワードを指定する内容番地付記憶装置であっ
て、複数列，複数行のメモリセルを含むデータ記憶手段
と、データ記憶手段の各メモリセルに記憶されているデ
ータと検索データとの一致を比較する比較手段と、比較
出力に応じてデータ記憶手段の各行の特定のメモリセル
の内容を並列的に書換える書換手段とを備えて構成され
る。
は、与えられた検索データに基づいて検索動作を行な
い、特定のワードを指定する内容番地付記憶装置であっ
て、複数列，複数行のメモリセルを含むデータ記憶手段
と、データ記憶手段の各メモリセルに記憶されているデ
ータと検索データとの一致を比較する比較手段と、比較
出力に応じてデータ記憶手段の各行の特定のメモリセル
の内容を並列的に書換える書換手段とを備えて構成され
る。
【００２６】請求項２に係る発明は、データを記憶する
ための複数行のデータ記憶手段と、データ記憶手段の各
行に対応して設けられ、フラグ情報を記憶するためのフ
ラグ情報記憶手段と、外部から与えられるフラグ情報と
フラグ情報記憶手段の各フラグ情報とを比較してその一
致を判別するフラグ情報比較手段と、フラグ情報比較手
段の比較結果に応じてフラグ情報記憶手段に記憶されて
いるフラグ情報を並列的に書換える書換手段とを備えて
構成される。
ための複数行のデータ記憶手段と、データ記憶手段の各
行に対応して設けられ、フラグ情報を記憶するためのフ
ラグ情報記憶手段と、外部から与えられるフラグ情報と
フラグ情報記憶手段の各フラグ情報とを比較してその一
致を判別するフラグ情報比較手段と、フラグ情報比較手
段の比較結果に応じてフラグ情報記憶手段に記憶されて
いるフラグ情報を並列的に書換える書換手段とを備えて
構成される。
【００２７】請求項３に係る発明は、請求項２のフラグ
情報記憶手段には検索の対象となる行にのみフラグビッ
トが予め設定されていて、フラグ情報比較手段は、外部
から与えられるフラグ情報とフラグ情報記憶手段に記憶
されているフラグビットとを比較する手段を含む。
情報記憶手段には検索の対象となる行にのみフラグビッ
トが予め設定されていて、フラグ情報比較手段は、外部
から与えられるフラグ情報とフラグ情報記憶手段に記憶
されているフラグビットとを比較する手段を含む。
【００２８】請求項４に係る発明は、請求項３の書込手
段が、フラグ情報比較手段によって一致の判別された行
のフラグ情報記憶手段のフラグビットを書換える手段を
含む。
段が、フラグ情報比較手段によって一致の判別された行
のフラグ情報記憶手段のフラグビットを書換える手段を
含む。
【００２９】請求項５に係る発明は、請求項３の書換手
段がフラグ情報比較手段によって不一致の判別された行
にフラグビットを書込む手段を含む。
段がフラグ情報比較手段によって不一致の判別された行
にフラグビットを書込む手段を含む。
【００３０】請求項６に係る発明は、データとフラグ情
報とを含む検索データに基づいて検索動作を行ない、特
定のワードを指定する内容番地付記憶装置であって、複
数列，複数行に配列されたメモリセルと、各行に対応し
てフラグ情報を記憶するフラグセルとを含み、同一行の
メモリセルとフラグセルとで１ワードを構成するデータ
記憶手段と、データ記憶手段の各メモリセルと各フラグ
セルのそれぞれに対応して設けられ、検索データのデー
タとメモリセルのデータとを比較し、検索データのフラ
グ情報とフラグセルのフラグとを比較する比較手段と、
データ記憶手段の各行に対応して設けられ、比較手段に
よる比較結果を出力するマッチ線と、データ記憶手段の
各行に対応して設けられ、マッチ線からの出力を受けて
論理演算を行なう論理演算手段と、論理演算出力をデー
タ記憶手段のフラグセルに書込むための書込手段とを備
えて構成される。
報とを含む検索データに基づいて検索動作を行ない、特
定のワードを指定する内容番地付記憶装置であって、複
数列，複数行に配列されたメモリセルと、各行に対応し
てフラグ情報を記憶するフラグセルとを含み、同一行の
メモリセルとフラグセルとで１ワードを構成するデータ
記憶手段と、データ記憶手段の各メモリセルと各フラグ
セルのそれぞれに対応して設けられ、検索データのデー
タとメモリセルのデータとを比較し、検索データのフラ
グ情報とフラグセルのフラグとを比較する比較手段と、
データ記憶手段の各行に対応して設けられ、比較手段に
よる比較結果を出力するマッチ線と、データ記憶手段の
各行に対応して設けられ、マッチ線からの出力を受けて
論理演算を行なう論理演算手段と、論理演算出力をデー
タ記憶手段のフラグセルに書込むための書込手段とを備
えて構成される。
【００３１】請求項７に係る発明は、請求項６の論理演
算手段が、マッチ線の出力信号を反転して書込手段に与
える反転手段を含む。
算手段が、マッチ線の出力信号を反転して書込手段に与
える反転手段を含む。
【００３２】請求項８に係る発明は、請求項６の論理演
算手段が、マッチ線の出力をそのまま書込手段に転送す
る転送手段を含む。
算手段が、マッチ線の出力をそのまま書込手段に転送す
る転送手段を含む。
【００３３】請求項９に係る発明は、請求項６の論理演
算手段として、各行のマッチ線から出力される情報をス
トアするレジスタ手段と、レジスタ手段にストアされて
いる情報とデータ記憶手段のフラグセルに記憶されてい
るフラグ情報との論理和を求めてその出力を書込手段に
与える論理和手段とを含む。
算手段として、各行のマッチ線から出力される情報をス
トアするレジスタ手段と、レジスタ手段にストアされて
いる情報とデータ記憶手段のフラグセルに記憶されてい
るフラグ情報との論理和を求めてその出力を書込手段に
与える論理和手段とを含む。
【００３４】請求項１０に係る発明は、請求項６の発明
に加えて、さらにそれぞれが各行に対応して設けられる
ワード線およびデータ転送線と、それぞれがワード線お
よびデータ転送線に直交する第１，第２のデータ線およ
び転送制御線と、ワード線が活性化されたことに応じ
て、第１のデータ線から与えられたデータをメモリセル
に書込む手段と、ワード線が活性化されたことに応じ
て、第２のデータ線から与えられたデータをフラグセル
に書込む手段とを含み、書込手段は、転送制御線が活性
化されたことに応じて、データ転送線を介して論理演算
手段の出力をフラグセルに書込む手段を含む。
に加えて、さらにそれぞれが各行に対応して設けられる
ワード線およびデータ転送線と、それぞれがワード線お
よびデータ転送線に直交する第１，第２のデータ線およ
び転送制御線と、ワード線が活性化されたことに応じ
て、第１のデータ線から与えられたデータをメモリセル
に書込む手段と、ワード線が活性化されたことに応じ
て、第２のデータ線から与えられたデータをフラグセル
に書込む手段とを含み、書込手段は、転送制御線が活性
化されたことに応じて、データ転送線を介して論理演算
手段の出力をフラグセルに書込む手段を含む。
【００３５】請求項１１に係る発明は、請求項１０の発
明に加えて、さらに各ワード線に直交する第３および第
４のデータ線を含み、比較手段は、第３のデータ線を介
して与えられる検索データとメモリセルのデータとを比
較する第１の比較手段と、第４のデータ線を介して与え
られるフラグ情報とフラグセルのフラグ情報とを比較す
る第２の比較手段とを含む。
明に加えて、さらに各ワード線に直交する第３および第
４のデータ線を含み、比較手段は、第３のデータ線を介
して与えられる検索データとメモリセルのデータとを比
較する第１の比較手段と、第４のデータ線を介して与え
られるフラグ情報とフラグセルのフラグ情報とを比較す
る第２の比較手段とを含む。
【００３６】請求項１２に係る発明は、検索を行なうた
めに用いられる内容番地付記憶装置であって、複数ビッ
トのデータとフラグ情報とを含む検索データを発生する
検索データ発生手段と、複数行のメモリセルと各行に対
応してフラグ情報を記憶するフラグセルとを含むデータ
記憶手段と、データ記憶手段の各メモリセルと各フラグ
セルのそれぞれに対応して設けられ、検索データ発生手
段から発生されたデータおよびフラグ情報とメモリセル
のデータおよびフラグセルのフラグとを比較する比較手
段と、各行ごとに比較手段による比較結果を出力するマ
ッチ線と、マッチ線からの出力を受けて論理演算を行な
う論理演算手段と、論理演算出力をデータ記憶手段のフ
ラグセルに書込むための書込手段とを備えて構成され
る。
めに用いられる内容番地付記憶装置であって、複数ビッ
トのデータとフラグ情報とを含む検索データを発生する
検索データ発生手段と、複数行のメモリセルと各行に対
応してフラグ情報を記憶するフラグセルとを含むデータ
記憶手段と、データ記憶手段の各メモリセルと各フラグ
セルのそれぞれに対応して設けられ、検索データ発生手
段から発生されたデータおよびフラグ情報とメモリセル
のデータおよびフラグセルのフラグとを比較する比較手
段と、各行ごとに比較手段による比較結果を出力するマ
ッチ線と、マッチ線からの出力を受けて論理演算を行な
う論理演算手段と、論理演算出力をデータ記憶手段のフ
ラグセルに書込むための書込手段とを備えて構成され
る。
【００３７】請求項１３に係る発明は、複数列，複数行
に配列されたメモリセルと各行に対応してフラグ情報を
記憶するフラグセルとを含み、同一行のメモリセルとフ
ラグセルとで１ワードを構成するデータ記憶手段を含
み、メモリセルとフラグセルに検索データを与え、その
検索結果に応じて一致信号を出力する内容番地付記憶装
置において、検索結果に応じてデータの一致したメモリ
セルのワードに対して一致を示すフラグ情報を保持する
第１のステップと、一致を示したワードのフラグセルの
内容を書換える第２のステップを含む。
に配列されたメモリセルと各行に対応してフラグ情報を
記憶するフラグセルとを含み、同一行のメモリセルとフ
ラグセルとで１ワードを構成するデータ記憶手段を含
み、メモリセルとフラグセルに検索データを与え、その
検索結果に応じて一致信号を出力する内容番地付記憶装
置において、検索結果に応じてデータの一致したメモリ
セルのワードに対して一致を示すフラグ情報を保持する
第１のステップと、一致を示したワードのフラグセルの
内容を書換える第２のステップを含む。
【００３８】請求項１４に係る発明は、請求項１３の第
２のステップとして、第１のステップで保持されている
フラグ情報を反転してフラグセルに書込むステップを含
む。
２のステップとして、第１のステップで保持されている
フラグ情報を反転してフラグセルに書込むステップを含
む。
【００３９】請求項１５に係る発明は、請求項１３の第
２のステップとして、第１のステップで保持されている
フラグ情報とフラグセルに記憶されているフラグ情報と
の論理を演算してフラグセルに書込むステップを含む。
２のステップとして、第１のステップで保持されている
フラグ情報とフラグセルに記憶されているフラグ情報と
の論理を演算してフラグセルに書込むステップを含む。
【００４０】
【作用】この発明に係る内容番地付記憶装置は、データ
記憶手段の各メモリセルのデータと各フラグセルのフラ
グ情報と検索データのデータとフラグ情報とを比較し、
その比較結果をマッチ線に出力し、マッチ線からの出力
を受けて論理演算を行ない、その出力をデータ記憶手段
のフラグセルに書込むことにより、一致ワードあるいは
不一致なワードを一括的に不要にできる。
記憶手段の各メモリセルのデータと各フラグセルのフラ
グ情報と検索データのデータとフラグ情報とを比較し、
その比較結果をマッチ線に出力し、マッチ線からの出力
を受けて論理演算を行ない、その出力をデータ記憶手段
のフラグセルに書込むことにより、一致ワードあるいは
不一致なワードを一括的に不要にできる。
【００４１】
【実施例】図１はこの発明の一実施例の概略ブロック図
である。この図１は、以下の点を除いて前述の図２２と
同様にして構成される。すなわち、図２２に示した応答
レジスタ３に代えて論理機能付応答レジスタ３０が設け
られ、制御回路５に代えて制御回路５０が設けられる。
論理機能付応答レジスタ３０は、フラグビット列１２と
メモリセルアレイ２とからマッチ線Ｍ0 〜Ｍm-1 に出力
される検索結果を保持し、転送線対Ｔ0 〜Ｔm-1 を介し
てフラグビット列１２にその内容を転送する。制御回路
５０はタイミング制御信号φ１〜φ８を出力するもので
あり、タイミング制御信号φ１はフラグビット制御部１
１に与えられ、タイミング制御信号φ２は読出／書込制
御部１に与えられ、タイミング制御信号φ３〜φ５は論
理機能付応答レジスタ３０に与えられ、タイミング制御
信号φ６はフラグビット列１２に与えられ、タイミング
制御信号φ７は複数選択分離回路４に与えられ、タイミ
ング制御信号φ８はワード制御回路６に与えられる。
である。この図１は、以下の点を除いて前述の図２２と
同様にして構成される。すなわち、図２２に示した応答
レジスタ３に代えて論理機能付応答レジスタ３０が設け
られ、制御回路５に代えて制御回路５０が設けられる。
論理機能付応答レジスタ３０は、フラグビット列１２と
メモリセルアレイ２とからマッチ線Ｍ0 〜Ｍm-1 に出力
される検索結果を保持し、転送線対Ｔ0 〜Ｔm-1 を介し
てフラグビット列１２にその内容を転送する。制御回路
５０はタイミング制御信号φ１〜φ８を出力するもので
あり、タイミング制御信号φ１はフラグビット制御部１
１に与えられ、タイミング制御信号φ２は読出／書込制
御部１に与えられ、タイミング制御信号φ３〜φ５は論
理機能付応答レジスタ３０に与えられ、タイミング制御
信号φ６はフラグビット列１２に与えられ、タイミング
制御信号φ７は複数選択分離回路４に与えられ、タイミ
ング制御信号φ８はワード制御回路６に与えられる。
【００４２】図２はこの発明の一実施例の動作を説明す
るための図である。次に、図１および図２を参照して、
ＣＡＭにおける一致ワードの不要化の動作について説明
する。なお、一致検索，読出，書込およびガベージコレ
クションの各動作は前述の従来例と同じである。
るための図である。次に、図１および図２を参照して、
ＣＡＭにおける一致ワードの不要化の動作について説明
する。なお、一致検索，読出，書込およびガベージコレ
クションの各動作は前述の従来例と同じである。
【００４３】一致ワードの不要化（ガベージ化）は次の
ようにして行なわれる。まず、検索モードにおいて、メ
モリセルアレイ２に対して検索が行なわれる。このと
き、たとえばメモリセルアレイ２の第３ワードＷ３，第
４ワードＷ４および第５ワードＷ５に検索データが設定
されており、フラグビット列１２には、図２に示すよう
に検索すべきデータの設定されたワードに対応して
“１”が設定されている。今、ワードＷ３およびＷ４の
データと検索データとが一致すると、論理機能付応答レ
ジスタ３０のレジスタ３１に検索結果が転送されて保持
される。すなわち、レジスタ３１には、一致したワード
Ｗ３とＷ４とに対応して“１”が保持される。続いて、
レジスタ３１に保持された検索結果は、論理機能として
のインバータ３２によって各ワードごとに反転されて、
再びフラグビット列１２に転送される。それによって、
以前不要だったワードだけが抽出され、フラグビット列
１２に保持される。したがって、フラグビット列１２に
は、以前からの不要ワードに加えて新たに不要化すべき
ワードに対応して、“１”が立っている。このような動
作によって、複数の一致ワードの不要化を並列に行なう
ことができる。
ようにして行なわれる。まず、検索モードにおいて、メ
モリセルアレイ２に対して検索が行なわれる。このと
き、たとえばメモリセルアレイ２の第３ワードＷ３，第
４ワードＷ４および第５ワードＷ５に検索データが設定
されており、フラグビット列１２には、図２に示すよう
に検索すべきデータの設定されたワードに対応して
“１”が設定されている。今、ワードＷ３およびＷ４の
データと検索データとが一致すると、論理機能付応答レ
ジスタ３０のレジスタ３１に検索結果が転送されて保持
される。すなわち、レジスタ３１には、一致したワード
Ｗ３とＷ４とに対応して“１”が保持される。続いて、
レジスタ３１に保持された検索結果は、論理機能として
のインバータ３２によって各ワードごとに反転されて、
再びフラグビット列１２に転送される。それによって、
以前不要だったワードだけが抽出され、フラグビット列
１２に保持される。したがって、フラグビット列１２に
は、以前からの不要ワードに加えて新たに不要化すべき
ワードに対応して、“１”が立っている。このような動
作によって、複数の一致ワードの不要化を並列に行なう
ことができる。
【００４４】図３（ａ）および図３（ｂ）は図２の他の
実施例であって、１ワードのみを示している。図３
（ａ）に示した例は、レジスタ３１の内容を制御信号φ
に応じてゲート回路３３を開き、応答レジスタ３０に記
憶されている検索結果をそのままフラグビット列１２に
記憶させる。図３（ｂ）は図３（ａ）のゲート回路３３
に代えて制御信号φに応答して作動するインバータ３４
で検索結果を反転し、その出力をフラグビット列１２に
転送する。
実施例であって、１ワードのみを示している。図３
（ａ）に示した例は、レジスタ３１の内容を制御信号φ
に応じてゲート回路３３を開き、応答レジスタ３０に記
憶されている検索結果をそのままフラグビット列１２に
記憶させる。図３（ｂ）は図３（ａ）のゲート回路３３
に代えて制御信号φに応答して作動するインバータ３４
で検索結果を反転し、その出力をフラグビット列１２に
転送する。
【００４５】図４は論理機能付応答レジスタを用いて、
一致を示したワードをすべて不要化する実施例を示す図
である。この図４に示した実施例は、前述の図２に示し
たインバータ３２に代えてＯＲゲート３５を設けたもの
であり、一致を示したワードをすべて不要化するため
に、応答レジスタ３０のレジスタ３１に“１”がセット
された検索結果と、それまでにフラグビット列１２に
“１”がセットされたワードとを含めて新たにフラグビ
ット列１２に並列に“１”が転送される。このために、
ＯＲゲート３５はフラグビット列１２の各ワードとレジ
スタ３１の各ワードとの論理和を求めて、その結果を並
列的にフラグビット列１２に転送する。
一致を示したワードをすべて不要化する実施例を示す図
である。この図４に示した実施例は、前述の図２に示し
たインバータ３２に代えてＯＲゲート３５を設けたもの
であり、一致を示したワードをすべて不要化するため
に、応答レジスタ３０のレジスタ３１に“１”がセット
された検索結果と、それまでにフラグビット列１２に
“１”がセットされたワードとを含めて新たにフラグビ
ット列１２に並列に“１”が転送される。このために、
ＯＲゲート３５はフラグビット列１２の各ワードとレジ
スタ３１の各ワードとの論理和を求めて、その結果を並
列的にフラグビット列１２に転送する。
【００４６】図５〜図８は図４に示したＯＲゲート３５
の具体例を示す図である。図５は応答レジスタ３０にス
トアされているデータと、検索結果との論理和がＯＲゲ
ート３５で求められ、その出力が制御信号φに応じてフ
ラグビット列１２に転送される。なお、ＯＲゲートに代
えてＮＯＲゲートを用いてもよい。
の具体例を示す図である。図５は応答レジスタ３０にス
トアされているデータと、検索結果との論理和がＯＲゲ
ート３５で求められ、その出力が制御信号φに応じてフ
ラグビット列１２に転送される。なお、ＯＲゲートに代
えてＮＯＲゲートを用いてもよい。
【００４７】図６は検索結果が応答レジスタ３０にスト
アされ、応答レジスタ３０にストアされたデータと、検
索結果との論理和がＯＲゲート３５で求められ、その出
力が応答レジスタ３０にストアされる。応答レジスタ３
０にストアされたデータは転送ゲート３６によって、制
御信号φに応じてフラグビット列１２に転送される。
アされ、応答レジスタ３０にストアされたデータと、検
索結果との論理和がＯＲゲート３５で求められ、その出
力が応答レジスタ３０にストアされる。応答レジスタ３
０にストアされたデータは転送ゲート３６によって、制
御信号φに応じてフラグビット列１２に転送される。
【００４８】図７に示した例は、図６のＯＲゲート３５
をＮＯＲゲート３７に代え、転送ゲート３６に代えてイ
ンバータ３８を設けたものであり、動作はほぼ同じであ
る。
をＮＯＲゲート３７に代え、転送ゲート３６に代えてイ
ンバータ３８を設けたものであり、動作はほぼ同じであ
る。
【００４９】図８に示した例は、検索結果とフラグビッ
ト列１２との内容がＯＲゲート３５で求められ、直接フ
ラグビット列１２に転送される。
ト列１２との内容がＯＲゲート３５で求められ、直接フ
ラグビット列１２に転送される。
【００５０】図９は図１に示したメモリセルアレイ２を
構成するＣＡＭセルの一例を示す回路図である。この図
９に示したＣＡＭセルは従来より使用されているもので
あり、ビット線ｂ０と／ｂ０，ワード線Ｗ０，マッチ線
Ｍ０およびＧＮＤにそれぞれ接続され、レジスタＲ１と
ＮチャネルＭＯＳトランジスタＱ１〜Ｑ５とを含む。ワ
ード線Ｗ０はＮチャネルＭＯＳトランジスタＱ１および
Ｑ２のゲートに接続され、ビット線ｂ０はＮチャネルＭ
ＯＳトランジスタＱ１およびＱ３のソースに接続され、
ビット線／ｂ０はＮチャネルＭＯＳトランジスタＱ２お
よびＱ４のソースに接続されている。また、記憶データ
を保持するレジスタＲ１のノードＮ１はＮチャネルＭＯ
ＳトランジスタＱ１のドレインおよびＮチャネルＭＯＳ
トランジスタＱ４のゲートに接続され、レジスタＲ１の
ノードＮ２はＮチャネルＭＯＳトランジスタＱ２のドレ
インおよびＮチャネルＭＯＳトランジスタＱ３のゲート
に接続されている。また、ＮチャネルＭＯＳトランジス
タＱ３およびＱ４のドレインはＮチャネルＭＯＳトラン
ジスタＱ５のゲートに接続され、ＮチャネルＭＯＳトラ
ンジスタＱ５のドレインはマッチ線Ｍ０に接続され、ソ
ースはＧＮＤに接続されている。
構成するＣＡＭセルの一例を示す回路図である。この図
９に示したＣＡＭセルは従来より使用されているもので
あり、ビット線ｂ０と／ｂ０，ワード線Ｗ０，マッチ線
Ｍ０およびＧＮＤにそれぞれ接続され、レジスタＲ１と
ＮチャネルＭＯＳトランジスタＱ１〜Ｑ５とを含む。ワ
ード線Ｗ０はＮチャネルＭＯＳトランジスタＱ１および
Ｑ２のゲートに接続され、ビット線ｂ０はＮチャネルＭ
ＯＳトランジスタＱ１およびＱ３のソースに接続され、
ビット線／ｂ０はＮチャネルＭＯＳトランジスタＱ２お
よびＱ４のソースに接続されている。また、記憶データ
を保持するレジスタＲ１のノードＮ１はＮチャネルＭＯ
ＳトランジスタＱ１のドレインおよびＮチャネルＭＯＳ
トランジスタＱ４のゲートに接続され、レジスタＲ１の
ノードＮ２はＮチャネルＭＯＳトランジスタＱ２のドレ
インおよびＮチャネルＭＯＳトランジスタＱ３のゲート
に接続されている。また、ＮチャネルＭＯＳトランジス
タＱ３およびＱ４のドレインはＮチャネルＭＯＳトラン
ジスタＱ５のゲートに接続され、ＮチャネルＭＯＳトラ
ンジスタＱ５のドレインはマッチ線Ｍ０に接続され、ソ
ースはＧＮＤに接続されている。
【００５１】図１０は図１に示したフラグビット列１２
を構成するフラグセルの一例を示す電気回路図である。
この図１０に示したフラグセルは図９のＣＡＭセルをも
とにしてわずかな変形を加えたものである。すなわち、
フラグセルは図９に示したＣＡＭセルと同様にして、ビ
ット線ｂｎ，／ｂｎと、ワード線Ｗ０と、マッチ線Ｍ０
とＧＮＤにそれぞれ接続され、さらに論理機能付応答レ
ジスタ３０のノードＮ２１とＮ２２とに接続されてい
る。フラグセルはレジスタＲ１１およびＮチャネルＭＯ
ＳトランジスタＱ１１〜Ｑ１７とを含む。ワード線Ｗ０
はＮチャネルＭＯＳトランジスタＱ１１およびＱ１２の
ゲートに接続され、ビット線ｂｎはＮチャネルＭＯＳト
ランジスタＱ１１とＱ１３のソースに接続され、ビット
線／ｂｎはＮチャネルＭＯＳトランジスタＱ１２とＱ１
４のソースに接続されている。
を構成するフラグセルの一例を示す電気回路図である。
この図１０に示したフラグセルは図９のＣＡＭセルをも
とにしてわずかな変形を加えたものである。すなわち、
フラグセルは図９に示したＣＡＭセルと同様にして、ビ
ット線ｂｎ，／ｂｎと、ワード線Ｗ０と、マッチ線Ｍ０
とＧＮＤにそれぞれ接続され、さらに論理機能付応答レ
ジスタ３０のノードＮ２１とＮ２２とに接続されてい
る。フラグセルはレジスタＲ１１およびＮチャネルＭＯ
ＳトランジスタＱ１１〜Ｑ１７とを含む。ワード線Ｗ０
はＮチャネルＭＯＳトランジスタＱ１１およびＱ１２の
ゲートに接続され、ビット線ｂｎはＮチャネルＭＯＳト
ランジスタＱ１１とＱ１３のソースに接続され、ビット
線／ｂｎはＮチャネルＭＯＳトランジスタＱ１２とＱ１
４のソースに接続されている。
【００５２】また、記憶データを保持するレジスタＲ１
１のノードＮ１１はＮチャネルＭＯＳトランジスタＱ１
１のドレインとＮチャネルＭＯＳトランジスタＱ１４の
ゲートに接続され、レジスタＲ１１のノードＮ１２はＮ
チャネルＭＯＳトランジスタＱ１２のドレインとＮチャ
ネルＭＯＳトランジスタＱ１２のゲートに接続されてい
る。ＮチャネルＭＯＳトランジスタＱ１３とＱ１４のそ
れぞれのドレインはＮチャネルＭＯＳトランジスタＱ１
５のゲートに接続され、ＮチャネルＭＯＳトランジスタ
Ｑ１５のドレインはマッチ線Ｍ０に接続され、ソースは
ＧＮＤに接続されている。さらに、図１に示した制御回
路５０から出力される転送制御信号φ６はＮチャネルＭ
ＯＳトランジスタＱ１６とＱ１７のそれぞれのゲートに
与えられ、レジスタＲ１１のノードＮ１１とＮ１２はそ
れぞれＮチャネルＭＯＳトランジスタＱ１６とＱ１７の
それぞれのドレインに接続され、論理機能付応答レジス
タ３０のノードＮ２１およびＮ２２はそれぞれＮチャネ
ルＭＯＳトランジスタＱ１６とＱ１７のソースに接続さ
れている。
１のノードＮ１１はＮチャネルＭＯＳトランジスタＱ１
１のドレインとＮチャネルＭＯＳトランジスタＱ１４の
ゲートに接続され、レジスタＲ１１のノードＮ１２はＮ
チャネルＭＯＳトランジスタＱ１２のドレインとＮチャ
ネルＭＯＳトランジスタＱ１２のゲートに接続されてい
る。ＮチャネルＭＯＳトランジスタＱ１３とＱ１４のそ
れぞれのドレインはＮチャネルＭＯＳトランジスタＱ１
５のゲートに接続され、ＮチャネルＭＯＳトランジスタ
Ｑ１５のドレインはマッチ線Ｍ０に接続され、ソースは
ＧＮＤに接続されている。さらに、図１に示した制御回
路５０から出力される転送制御信号φ６はＮチャネルＭ
ＯＳトランジスタＱ１６とＱ１７のそれぞれのゲートに
与えられ、レジスタＲ１１のノードＮ１１とＮ１２はそ
れぞれＮチャネルＭＯＳトランジスタＱ１６とＱ１７の
それぞれのドレインに接続され、論理機能付応答レジス
タ３０のノードＮ２１およびＮ２２はそれぞれＮチャネ
ルＭＯＳトランジスタＱ１６とＱ１７のソースに接続さ
れている。
【００５３】図１１は図９および図１０に示したＣＡＭ
セルとフラグセルの書込動作を説明するためのタ．ミン
グ図であり、図１２は同じく一致検索動作を説明するた
めのタイミング図である。
セルとフラグセルの書込動作を説明するためのタ．ミン
グ図であり、図１２は同じく一致検索動作を説明するた
めのタイミング図である。
【００５４】次に、図９に示したＣＡＭセルの動作につ
いて説明する。書込動作は図１１（ａ）に示すようにワ
ード線Ｗ０が「Ｈ」レベルにされると、ＮチャネルＭＯ
ＳトランジスタＱ１とＱ２とがオンし、図１１（ｂ）に
示すように、ビット線ｂ０と／ｂ０にデータが与えら
れ、レジスタＲ１の内容が書換えられる。このとき、マ
ッチ線Ｍ０は図１１（ｃ）に示すように「Ｌ」レベルを
保持している。
いて説明する。書込動作は図１１（ａ）に示すようにワ
ード線Ｗ０が「Ｈ」レベルにされると、ＮチャネルＭＯ
ＳトランジスタＱ１とＱ２とがオンし、図１１（ｂ）に
示すように、ビット線ｂ０と／ｂ０にデータが与えら
れ、レジスタＲ１の内容が書換えられる。このとき、マ
ッチ線Ｍ０は図１１（ｃ）に示すように「Ｌ」レベルを
保持している。
【００５５】一方、読出動作は、ビット線ｂ０と／ｂ０
が適切な電位にプリチャージされ、ワード線Ｗ０が
「Ｈ」レベルにされてＮチャネルＭＯＳトランジスタＱ
１とＱ２とがオンし、レジスタＲ１のデータがビット線
対に読出されて行なわれる。
が適切な電位にプリチャージされ、ワード線Ｗ０が
「Ｈ」レベルにされてＮチャネルＭＯＳトランジスタＱ
１とＱ２とがオンし、レジスタＲ１のデータがビット線
対に読出されて行なわれる。
【００５６】一致検索動作は、たとえばレジスタＲ１に
“１”（ノードＮ１に「Ｈ」レベル，ノードＮ２に
「Ｌ」レベル）が記憶されており、ワード線Ｗ０が図１
２（ａ）に示すようにビット線ｂ０と／ｂ０もともに、
図１２（ｂ）に示すように「Ｌ」レベルであり、マッチ
線Ｍ０は図１２（ｃ）に示すように適当な電位にプリチ
ャージされているものとする。このとき、ＮチャネルＭ
ＯＳトランジスタＱ３はオフ，ＮチャネルＭＯＳトラン
ジスタＱ４はオンとなっており、ノードＮ３は「Ｌ」レ
ベルであり、ＮチャネルＭＯＳトランジスタＱ５はオフ
となっている。
“１”（ノードＮ１に「Ｈ」レベル，ノードＮ２に
「Ｌ」レベル）が記憶されており、ワード線Ｗ０が図１
２（ａ）に示すようにビット線ｂ０と／ｂ０もともに、
図１２（ｂ）に示すように「Ｌ」レベルであり、マッチ
線Ｍ０は図１２（ｃ）に示すように適当な電位にプリチ
ャージされているものとする。このとき、ＮチャネルＭ
ＯＳトランジスタＱ３はオフ，ＮチャネルＭＯＳトラン
ジスタＱ４はオンとなっており、ノードＮ３は「Ｌ」レ
ベルであり、ＮチャネルＭＯＳトランジスタＱ５はオフ
となっている。
【００５７】ここで、レジスタＲ１の記憶データとビッ
ト線対に与えたデータが一致する場合、すなわちビット
線対に“１”（ｂ０に「Ｈ」レベル，／ｂ０に「Ｌ」レ
ベル）が与えられた場合、ノードＮ３は「Ｌ」レベルと
なり、ＮチャネルＭＯＳトランジスタＱ５はオフを保
ち、図１２（ｃ）の点線で示すように、マッチ線Ｍ０は
プリチャージレベルを保つ。
ト線対に与えたデータが一致する場合、すなわちビット
線対に“１”（ｂ０に「Ｈ」レベル，／ｂ０に「Ｌ」レ
ベル）が与えられた場合、ノードＮ３は「Ｌ」レベルと
なり、ＮチャネルＭＯＳトランジスタＱ５はオフを保
ち、図１２（ｃ）の点線で示すように、マッチ線Ｍ０は
プリチャージレベルを保つ。
【００５８】一方、レジスタＲ１の記憶データとビット
線対に与えられたデータが不一致の場合、すなわちビッ
ト線対に“０”（ｂ０に「Ｌ」レベル，／ｂ０に「Ｈ」
レベル）が与えられた場合、ノードＮ３は「Ｈ」レベル
となり、ＮチャネルＭＯＳトランジスタＱ５はオンとな
り、図１２（ｃ）の実線で示すように、マッチ線Ｍ０は
「Ｌ」（ＧＮＤ）レベルまで引かれる。このマッチ線Ｍ
０の電位レベルによって一致，不一致が判定される。
線対に与えられたデータが不一致の場合、すなわちビッ
ト線対に“０”（ｂ０に「Ｌ」レベル，／ｂ０に「Ｈ」
レベル）が与えられた場合、ノードＮ３は「Ｈ」レベル
となり、ＮチャネルＭＯＳトランジスタＱ５はオンとな
り、図１２（ｃ）の実線で示すように、マッチ線Ｍ０は
「Ｌ」（ＧＮＤ）レベルまで引かれる。このマッチ線Ｍ
０の電位レベルによって一致，不一致が判定される。
【００５９】次に、図１０に示したフラグセルの動作に
ついて説明する。書込動作，読出動作，一致検索動作は
上述の図９の回路の動作と同じである。さらに、このフ
ラグセルでは、論理機能付応答レジスタ３０の内容をレ
ジスタＲ１１に転送することができる。論理機能付応答
レジスタ３０の内容はノードＮ２１，Ｎ２２に現われて
おり、転送制御信号φ６が「Ｈ」レベルになることによ
り、レジスタＲ１１のノードＮ１１，Ｎ１２に転送する
ことができる。
ついて説明する。書込動作，読出動作，一致検索動作は
上述の図９の回路の動作と同じである。さらに、このフ
ラグセルでは、論理機能付応答レジスタ３０の内容をレ
ジスタＲ１１に転送することができる。論理機能付応答
レジスタ３０の内容はノードＮ２１，Ｎ２２に現われて
おり、転送制御信号φ６が「Ｈ」レベルになることによ
り、レジスタＲ１１のノードＮ１１，Ｎ１２に転送する
ことができる。
【００６０】図１３は図１のメモリセルアレイ２および
フラグビット列１２を表わす回路図である。ＣＡＭセル
Ｃ０，０〜Ｃｍ−１，ｎ−１は図９のセルに対応してお
り、フラグセルＦ０〜Ｆｎ−１は図１０のセルに対応し
ている。図１３において、ワード線Ｗ０〜Ｗｍ−１およ
びマッチ線Ｍ０〜Ｍｍ−１は、ＣＡＭセルおよびフラグ
セルに共通に使用されている。また、ビット線ｂ０およ
び／ｂ０〜ｂｎおよび／ｂｎはＣＡＭセルとフラグセル
と共通の構造となっている。したがって、書込，読出，
一致検索動作（ガベージコレクションを含む）について
はＣＡＭセルとフラグセルとともに、同様の動作であり
かつ同時に行なうことができる。さらに、フラグセルＦ
０〜Ｆｍ−１は論理機能付応答レジスタ３０に接続され
た転送線対Ｔ０〜Ｔｍ−１に、転送制御信号φ６がゲー
トに入力されているＮチャネルＭＯＳトランジスタを介
して接続されている。
フラグビット列１２を表わす回路図である。ＣＡＭセル
Ｃ０，０〜Ｃｍ−１，ｎ−１は図９のセルに対応してお
り、フラグセルＦ０〜Ｆｎ−１は図１０のセルに対応し
ている。図１３において、ワード線Ｗ０〜Ｗｍ−１およ
びマッチ線Ｍ０〜Ｍｍ−１は、ＣＡＭセルおよびフラグ
セルに共通に使用されている。また、ビット線ｂ０およ
び／ｂ０〜ｂｎおよび／ｂｎはＣＡＭセルとフラグセル
と共通の構造となっている。したがって、書込，読出，
一致検索動作（ガベージコレクションを含む）について
はＣＡＭセルとフラグセルとともに、同様の動作であり
かつ同時に行なうことができる。さらに、フラグセルＦ
０〜Ｆｍ−１は論理機能付応答レジスタ３０に接続され
た転送線対Ｔ０〜Ｔｍ−１に、転送制御信号φ６がゲー
トに入力されているＮチャネルＭＯＳトランジスタを介
して接続されている。
【００６１】図１４は図１に示した論理機能付応答レジ
スタ３０を構成する１ビット群の応答レジスタの一例を
示す回路図である。図１４に示した応答レジスタは、レ
ジスタＲ２１とＮチャネルＭＯＳトランジスタＱ２１〜
Ｑ２３とＰチャネルＭＯＳトランジスタＱ２４とから構
成され、マッチ線Ｍ０，転送線対Ｔ０，結果出力線Ｌ
０，制御信号線φ３〜φ５，電源Ｖｃｃ，接地電位ＧＮ
Ｄに接続されている。マッチ線Ｍ０は制御信号線φ３が
ゲートに接続されたＮチャネルＭＯＳトランジスタＱ２
１を介してレジスタＲ２１のノードＮ２１に接続され、
転送線対Ｔ０は同じくレジスタＲ２１のノードＮ２１と
ノードＮ２２に接続され、結果出力線Ｌ０はレジスタＲ
２１のノードＮ２１に接続され、さらにレジスタＲ２１
のノードＮ２２はマッチ線Ｍ０がゲートに接続されたＮ
チャネルＭＯＳトランジスタＱ２２および制御信号線φ
４がゲートに接続されたＮチャネルＭＯＳトランジスタ
Ｑ２３を介して接地電位ＧＮＤに接続されている。
スタ３０を構成する１ビット群の応答レジスタの一例を
示す回路図である。図１４に示した応答レジスタは、レ
ジスタＲ２１とＮチャネルＭＯＳトランジスタＱ２１〜
Ｑ２３とＰチャネルＭＯＳトランジスタＱ２４とから構
成され、マッチ線Ｍ０，転送線対Ｔ０，結果出力線Ｌ
０，制御信号線φ３〜φ５，電源Ｖｃｃ，接地電位ＧＮ
Ｄに接続されている。マッチ線Ｍ０は制御信号線φ３が
ゲートに接続されたＮチャネルＭＯＳトランジスタＱ２
１を介してレジスタＲ２１のノードＮ２１に接続され、
転送線対Ｔ０は同じくレジスタＲ２１のノードＮ２１と
ノードＮ２２に接続され、結果出力線Ｌ０はレジスタＲ
２１のノードＮ２１に接続され、さらにレジスタＲ２１
のノードＮ２２はマッチ線Ｍ０がゲートに接続されたＮ
チャネルＭＯＳトランジスタＱ２２および制御信号線φ
４がゲートに接続されたＮチャネルＭＯＳトランジスタ
Ｑ２３を介して接地電位ＧＮＤに接続されている。
【００６２】次に、図１４に示した論理機能付応答レジ
スタ３０を構成する１ビット群の応答レジスタの動作に
ついて説明する。始めに、マッチ線Ｍ０のデータをレジ
スタＲ２１に転送する動作について説明する。まず、制
御信号φ５を「Ｌ」レベルにすることにより、Ｐチャネ
ルＭＯＳトランジスタＱ２４がオンし、マッチ線Ｍ０が
「Ｈ」レベルにプリチャージされ、再びＰチャネルＭＯ
ＳトランジスタＱ２４がオフされる。一致検索動作の結
果、一致を示した場合、マッチ線Ｍ０は「Ｈ」レベルに
なり、不一致を示した場合にはマッチ線Ｍ０は「Ｌ」レ
ベルになる。ここで、制御信号φ３を「Ｈ」レベルに立
上げることにより、ＮチャネルＭＯＳトランジスタＱ２
１がオンし、レジスタＲ２１のノードＮ２１にマッチ線
Ｍ０の情報が書込まれる。このようにして、一般の転送
が行なわれる。
スタ３０を構成する１ビット群の応答レジスタの動作に
ついて説明する。始めに、マッチ線Ｍ０のデータをレジ
スタＲ２１に転送する動作について説明する。まず、制
御信号φ５を「Ｌ」レベルにすることにより、Ｐチャネ
ルＭＯＳトランジスタＱ２４がオンし、マッチ線Ｍ０が
「Ｈ」レベルにプリチャージされ、再びＰチャネルＭＯ
ＳトランジスタＱ２４がオフされる。一致検索動作の結
果、一致を示した場合、マッチ線Ｍ０は「Ｈ」レベルに
なり、不一致を示した場合にはマッチ線Ｍ０は「Ｌ」レ
ベルになる。ここで、制御信号φ３を「Ｈ」レベルに立
上げることにより、ＮチャネルＭＯＳトランジスタＱ２
１がオンし、レジスタＲ２１のノードＮ２１にマッチ線
Ｍ０の情報が書込まれる。このようにして、一般の転送
が行なわれる。
【００６３】図１５は一致したワードを一括してフラグ
ビット列に転送する動作を示すタイミング図である。次
に、図１５を参照して、マッチ線Ｍ０のデータと図１４
に示すレジスタＲ２１のデータのＯＲ結果を再びレジス
タＲ２１に転送した後フラグビット列１２に与える動作
について説明する。一致検索動作またはガベージコレク
ションの結果、一致を示した場合、マッチ線Ｍ０は図１
５（ｃ）の実線で示すように「Ｈ」レベルになり、不一
致を示した場合にはマッチ線Ｍ０は図１５（ｃ）の点線
で示す「Ｌ」レベルになる。したがって、ＮチャネルＭ
ＯＳトランジスタＱ２２はそれぞれに応じてオンまたは
オフとなっている。ここで、制御信号φ４を図１５
（ｅ）に示すように「Ｈ」レベルに立上げることによ
り、ＮチャネルＭＯＳトランジスタＱ２３がオンする。
このとき、マッチ線Ｍ０は「Ｈ」レベルであれば、レジ
スタＲ２１のノードＮ２２はＮチャネルＭＯＳトランジ
スタＱ２２，Ｑ２３を介して接地電位ＧＮＤとなる。す
なわち、一致を示した場合は、レジスタＲ２１の元の値
にかかわらず、レジスタＲ２１は「１」（図１５（ｈ）
に示すようにノードＮ２１は「Ｈ」レベル，ノードＮ２
２は「Ｌ」レベル）となる。
ビット列に転送する動作を示すタイミング図である。次
に、図１５を参照して、マッチ線Ｍ０のデータと図１４
に示すレジスタＲ２１のデータのＯＲ結果を再びレジス
タＲ２１に転送した後フラグビット列１２に与える動作
について説明する。一致検索動作またはガベージコレク
ションの結果、一致を示した場合、マッチ線Ｍ０は図１
５（ｃ）の実線で示すように「Ｈ」レベルになり、不一
致を示した場合にはマッチ線Ｍ０は図１５（ｃ）の点線
で示す「Ｌ」レベルになる。したがって、ＮチャネルＭ
ＯＳトランジスタＱ２２はそれぞれに応じてオンまたは
オフとなっている。ここで、制御信号φ４を図１５
（ｅ）に示すように「Ｈ」レベルに立上げることによ
り、ＮチャネルＭＯＳトランジスタＱ２３がオンする。
このとき、マッチ線Ｍ０は「Ｈ」レベルであれば、レジ
スタＲ２１のノードＮ２２はＮチャネルＭＯＳトランジ
スタＱ２２，Ｑ２３を介して接地電位ＧＮＤとなる。す
なわち、一致を示した場合は、レジスタＲ２１の元の値
にかかわらず、レジスタＲ２１は「１」（図１５（ｈ）
に示すようにノードＮ２１は「Ｈ」レベル，ノードＮ２
２は「Ｌ」レベル）となる。
【００６４】一方、マッチ線Ｍ０が「Ｌ」レベル、すな
わち不一致の場合はＮチャネルＭＯＳトランジスタＱ２
２はオフとなるので、制御信号φ４が「Ｈ」レベルに立
上げられ、ＮチャネルＭＯＳトランジスタＱ２３がオン
しても、レジスタＲ２１は元の値を保つ。図１５（ｇ）
に示すように、制御信号φ６が「Ｈ」レベルに立上げら
れると、図１０に示すフラグビット列のＮチャネルＭＯ
ＳトランジスタＱ１６，Ｑ１７がオンし、図１５（ｈ）
に示すノードＮ２１，Ｎ２２の電位が図１５（ｉ）に示
すようにノードＮ１１，Ｎ１２に伝達され、ビットフラ
グ列１２への転送を終える。
わち不一致の場合はＮチャネルＭＯＳトランジスタＱ２
２はオフとなるので、制御信号φ４が「Ｈ」レベルに立
上げられ、ＮチャネルＭＯＳトランジスタＱ２３がオン
しても、レジスタＲ２１は元の値を保つ。図１５（ｇ）
に示すように、制御信号φ６が「Ｈ」レベルに立上げら
れると、図１０に示すフラグビット列のＮチャネルＭＯ
ＳトランジスタＱ１６，Ｑ１７がオンし、図１５（ｈ）
に示すノードＮ２１，Ｎ２２の電位が図１５（ｉ）に示
すようにノードＮ１１，Ｎ１２に伝達され、ビットフラ
グ列１２への転送を終える。
【００６５】図１６はフラグセルの他の実施例を示す回
路図である。図１６におけるフラグセルは、ビット線ｂ
ｎおよび／ｂｎとワード線Ｗ０とマッチ線Ｍ０と固定電
位Ｖｃｐに接続され、さらに論理機能付応答レジスタ３
０のノードＮ２１とＮ２２とに接続されるとともに制御
回路５０から出力された転送制御信号φ６が与えられて
いる。そして、フラグセルはキャパシタＣ３１とＣ３２
とＮチャネルＭＯＳトランジスタＱ３１〜Ｑ３７を含
む。ワード線Ｗ０はＮチャネルＭＯＳトランジスタＱ３
１とＱ３２のゲートに接続され、ビット線ｂｎはＮチャ
ネルＭＯＳトランジスタＱ３１とＱ３３のそれぞれのソ
ースに接続され、ビット線／ｂｎはＮチャネルＭＯＳト
ランジスタＱ３２とＱ３４のソースとに接続されてい
る。また、記憶データを保持するキャパシタＣ３１のノ
ードＮ３１はＮチャネルＭＯＳトランジスタＱ３１のド
レインとＮチャネルＭＯＳトランジスタＱ３３のゲート
に接続され、キャパシタＣ３２のノードＮ３２はＮチャ
ネルＭＯＳトランジスタＱ３２のドレインとＮチャネル
ＭＯＳトランジスタＱ３４のゲートに接続されている。
路図である。図１６におけるフラグセルは、ビット線ｂ
ｎおよび／ｂｎとワード線Ｗ０とマッチ線Ｍ０と固定電
位Ｖｃｐに接続され、さらに論理機能付応答レジスタ３
０のノードＮ２１とＮ２２とに接続されるとともに制御
回路５０から出力された転送制御信号φ６が与えられて
いる。そして、フラグセルはキャパシタＣ３１とＣ３２
とＮチャネルＭＯＳトランジスタＱ３１〜Ｑ３７を含
む。ワード線Ｗ０はＮチャネルＭＯＳトランジスタＱ３
１とＱ３２のゲートに接続され、ビット線ｂｎはＮチャ
ネルＭＯＳトランジスタＱ３１とＱ３３のそれぞれのソ
ースに接続され、ビット線／ｂｎはＮチャネルＭＯＳト
ランジスタＱ３２とＱ３４のソースとに接続されてい
る。また、記憶データを保持するキャパシタＣ３１のノ
ードＮ３１はＮチャネルＭＯＳトランジスタＱ３１のド
レインとＮチャネルＭＯＳトランジスタＱ３３のゲート
に接続され、キャパシタＣ３２のノードＮ３２はＮチャ
ネルＭＯＳトランジスタＱ３２のドレインとＮチャネル
ＭＯＳトランジスタＱ３４のゲートに接続されている。
【００６６】さらに、ＮチャネルＭＯＳトランジスタＱ
３３とＱ３４の各ドレインはともにＮチャネルＭＯＳト
ランジスタＱ３５のソースに接続され、ＮチャネルＭＯ
ＳトランジスタＱ３５のドレインとゲートはマッチ線Ｍ
０に接続されている。さらに、転送制御信号φ６はＮチ
ャネルＭＯＳトランジスタＱ３６とＱ３７のそれぞれの
ゲートに与えられ、キャパシタＣ３１のノードＮ３１は
ＮチャネルＭＯＳトランジスタＱ３６のドレインに接続
され、キャパシタＣ３２のノードＮ３２はＮチャネルＭ
ＯＳトランジスタＱ３７のドレインに接続され、論理機
能付応答レジスタ３０のノードＮ２１とＮ２２はそれぞ
れＮチャネルＭＯＳトランジスタＱ３６およびＱ３７の
ソースに接続されている。
３３とＱ３４の各ドレインはともにＮチャネルＭＯＳト
ランジスタＱ３５のソースに接続され、ＮチャネルＭＯ
ＳトランジスタＱ３５のドレインとゲートはマッチ線Ｍ
０に接続されている。さらに、転送制御信号φ６はＮチ
ャネルＭＯＳトランジスタＱ３６とＱ３７のそれぞれの
ゲートに与えられ、キャパシタＣ３１のノードＮ３１は
ＮチャネルＭＯＳトランジスタＱ３６のドレインに接続
され、キャパシタＣ３２のノードＮ３２はＮチャネルＭ
ＯＳトランジスタＱ３７のドレインに接続され、論理機
能付応答レジスタ３０のノードＮ２１とＮ２２はそれぞ
れＮチャネルＭＯＳトランジスタＱ３６およびＱ３７の
ソースに接続されている。
【００６７】次に、図１６に示したフラグセルの動作に
ついて説明する。書込動作はワード線Ｗ０が「Ｈ」レベ
ルにされてＮチャネルＭＯＳトランジスタＱ３１とＱ３
２がオンし、ビット線ｂｎと／ｂｎにデータが与えら
れ、キャパシタＣ３１とＣ３２にデータ（蓄積電荷）が
保持されることによって行なわれる。読出動作は、ビッ
ト線ｂｎと／ｂｎを適切な電位にプリチャージフローテ
ィング状態にされ、ワード線Ｗ０が「Ｈ」レベルにされ
てＮチャネルＭＯＳトランジスタＱ３１とＱ３２がオン
し、キャパシタＣ３１とＣ３２のデータ（蓄積電荷）が
ビット線対ｂｎ，／ｂｎに読出されることによって行な
われる。
ついて説明する。書込動作はワード線Ｗ０が「Ｈ」レベ
ルにされてＮチャネルＭＯＳトランジスタＱ３１とＱ３
２がオンし、ビット線ｂｎと／ｂｎにデータが与えら
れ、キャパシタＣ３１とＣ３２にデータ（蓄積電荷）が
保持されることによって行なわれる。読出動作は、ビッ
ト線ｂｎと／ｂｎを適切な電位にプリチャージフローテ
ィング状態にされ、ワード線Ｗ０が「Ｈ」レベルにされ
てＮチャネルＭＯＳトランジスタＱ３１とＱ３２がオン
し、キャパシタＣ３１とＣ３２のデータ（蓄積電荷）が
ビット線対ｂｎ，／ｂｎに読出されることによって行な
われる。
【００６８】一致検索動作は、たとえばこのフラグセル
に「１」（ノードＮ３１に「Ｈ」レベル，ノードＮ３２
に「Ｌ」レベル）が記憶されており、ビット線ｂｎと／
ｂｎがともに「Ｈ」レベルであり、マッチ線Ｍ０が適当
な電位にプリチャージされているものとする。このと
き、ＮチャネルＭＯＳトランジスタＱ３３はオンし、Ｎ
チャネルＭＯＳトランジスタＱ３４はオフとなってお
り、ノードＮ３３は「Ｈ」レベルであり、ＮチャネルＭ
ＯＳトランジスタＱ３５はオフである。ここで、フラグ
セルの記憶データとビット線対に与えられたデータが一
致する場合、すなわちビット線対に「１」（ｂｎに
「Ｈ」レベル，／ｂｎに「Ｌ」レベル）が与えられた場
合、ノードＮ３３は「Ｈ」レベルとなり、ＮチャネルＭ
ＯＳトランジスタＱ５はオフを保ち、マッチ線Ｍ０はプ
リチャージレベルを保つ。
に「１」（ノードＮ３１に「Ｈ」レベル，ノードＮ３２
に「Ｌ」レベル）が記憶されており、ビット線ｂｎと／
ｂｎがともに「Ｈ」レベルであり、マッチ線Ｍ０が適当
な電位にプリチャージされているものとする。このと
き、ＮチャネルＭＯＳトランジスタＱ３３はオンし、Ｎ
チャネルＭＯＳトランジスタＱ３４はオフとなってお
り、ノードＮ３３は「Ｈ」レベルであり、ＮチャネルＭ
ＯＳトランジスタＱ３５はオフである。ここで、フラグ
セルの記憶データとビット線対に与えられたデータが一
致する場合、すなわちビット線対に「１」（ｂｎに
「Ｈ」レベル，／ｂｎに「Ｌ」レベル）が与えられた場
合、ノードＮ３３は「Ｈ」レベルとなり、ＮチャネルＭ
ＯＳトランジスタＱ５はオフを保ち、マッチ線Ｍ０はプ
リチャージレベルを保つ。
【００６９】一方、フラグセルの記憶データとビット線
対に与えたデータが不一致の場合、すなわちビット線対
に「０」（ｂｎに「Ｌ」レベル，／ｂｎに「Ｈ」レベ
ル）が与えられた場合、ノードＮ３３は「Ｌ」レベルと
なり、ＮチャネルＭＯＳトランジスタＱ３５はオンとな
り、マッチ線Ｍ０はＮチャネルＭＯＳトランジスタＱ３
５とＱ３４を介してビット線／ｂｎによって「Ｌ」レベ
ルになる。マッチ線Ｍ０の電位レベルによって、一致，
不一致が判定される。論理機能付応答レジスタ３０から
の転送動作は次のようにして行なわれる。すなわち、論
理機能付応答レジスタ３０の内容はノードＮ２１とＮ２
２に現われており、転送制御信号φ６が「Ｈ」レベルさ
れることにより、フラグセルのノードＮ３１とＮ３２に
転送され、キャパシタＣ３１とＣ３２に転送データが保
持される。
対に与えたデータが不一致の場合、すなわちビット線対
に「０」（ｂｎに「Ｌ」レベル，／ｂｎに「Ｈ」レベ
ル）が与えられた場合、ノードＮ３３は「Ｌ」レベルと
なり、ＮチャネルＭＯＳトランジスタＱ３５はオンとな
り、マッチ線Ｍ０はＮチャネルＭＯＳトランジスタＱ３
５とＱ３４を介してビット線／ｂｎによって「Ｌ」レベ
ルになる。マッチ線Ｍ０の電位レベルによって、一致，
不一致が判定される。論理機能付応答レジスタ３０から
の転送動作は次のようにして行なわれる。すなわち、論
理機能付応答レジスタ３０の内容はノードＮ２１とＮ２
２に現われており、転送制御信号φ６が「Ｈ」レベルさ
れることにより、フラグセルのノードＮ３１とＮ３２に
転送され、キャパシタＣ３１とＣ３２に転送データが保
持される。
【００７０】図１７はフラグセルのさらに他の実施例を
示す回路図である。図１７におけるフラグセルは、ビッ
ト線ｂｎと／ｂｎとワード線Ｗ０とマッチ線Ｍ０と接地
電位ＧＮＤにそれぞれ接続され、さらに論理機能付応答
レジスタ３０のノードＮ２２に接続されるとともに、転
送制御信号φ６が与えられている。このフラグセルはレ
ジスタＲ４１とＮチャネルＭＯＳトランジスタＱ４１〜
Ｑ４７を含む。ワード線Ｗ０はＮチャネルＭＯＳトラン
ジスタＱ４１とＱ４２のゲートに接続され、ビット線ｂ
ｎはＭチャネルＭＯＳトランジスタＱ４１のソースとＮ
チャネルＭＯＳトランジスタＱ４５のゲートに接続さ
れ、ビット線／ｂｎはＮチャネルＭＯＳトランジスタＱ
４２のソースとＮチャネルＭＯＳトランジスタＱ４６の
ゲートに接続されている。
示す回路図である。図１７におけるフラグセルは、ビッ
ト線ｂｎと／ｂｎとワード線Ｗ０とマッチ線Ｍ０と接地
電位ＧＮＤにそれぞれ接続され、さらに論理機能付応答
レジスタ３０のノードＮ２２に接続されるとともに、転
送制御信号φ６が与えられている。このフラグセルはレ
ジスタＲ４１とＮチャネルＭＯＳトランジスタＱ４１〜
Ｑ４７を含む。ワード線Ｗ０はＮチャネルＭＯＳトラン
ジスタＱ４１とＱ４２のゲートに接続され、ビット線ｂ
ｎはＭチャネルＭＯＳトランジスタＱ４１のソースとＮ
チャネルＭＯＳトランジスタＱ４５のゲートに接続さ
れ、ビット線／ｂｎはＮチャネルＭＯＳトランジスタＱ
４２のソースとＮチャネルＭＯＳトランジスタＱ４６の
ゲートに接続されている。
【００７１】記憶データを保持するレジスタＲ４１のノ
ードＮ４１はＮチャネルＭＯＳトランジスタＱ４１のド
レインとＮチャネルＭＯＳトランジスタＱ４４のゲート
に接続され、レジスタＲ４１のノードＮ４２はＮチャネ
ルＭＯＳトランジスタＱ４２のドレインとＮチャネルＭ
ＯトランジスタＱ４３のゲートに接続されている。さら
に、転送制御信号φ６はＮチャネルＭＯＳトランジスタ
Ｑ４７のゲートに与えられ、レジスタＲ４１のノードＮ
４２はＮチャネルＭＯＳトランジスタＱ４７のドレイン
に接続され、論理機能付応答レジスタ３０のノードＮ２
２はＮチャネルＭＯＳトランジスタＱ４７のソースに接
続されている。このフラグセルへの書込動作，一致検索
動作，転送動作は図１０および図１６に示したフラグセ
ルとほぼ同じであるため、ここではその説明を省略す
る。
ードＮ４１はＮチャネルＭＯＳトランジスタＱ４１のド
レインとＮチャネルＭＯＳトランジスタＱ４４のゲート
に接続され、レジスタＲ４１のノードＮ４２はＮチャネ
ルＭＯＳトランジスタＱ４２のドレインとＮチャネルＭ
ＯトランジスタＱ４３のゲートに接続されている。さら
に、転送制御信号φ６はＮチャネルＭＯＳトランジスタ
Ｑ４７のゲートに与えられ、レジスタＲ４１のノードＮ
４２はＮチャネルＭＯＳトランジスタＱ４７のドレイン
に接続され、論理機能付応答レジスタ３０のノードＮ２
２はＮチャネルＭＯＳトランジスタＱ４７のソースに接
続されている。このフラグセルへの書込動作，一致検索
動作，転送動作は図１０および図１６に示したフラグセ
ルとほぼ同じであるため、ここではその説明を省略す
る。
【００７２】図１８はフラグセルのさらに他の実施例を
示す回路図である。この図１８に示した実施例は、前述
の図１０に示した実施例のＮチャネルＭＯＳトランジス
タＱ１６，Ｑ１７に代えて、ＮチャネルＭＯＳトランジ
スタＱ１８，Ｑ１９を設けたものである。すなわち、Ｎ
チャネルＭＯＳトランジスタＱ１８のドレインはノード
Ｎ１２に接続され、そのゲートにはマッチ線Ｍ０が接続
される。ＮチャネルＭＯＳトランジスタＱ１８のソース
はＮチャネルＭＯＳトランジスタＱ１９のドレインに接
続され、ＮチャネルＭＯＳトランジスタＱ１９のゲート
には制御信号φ６が与えられ、ＮチャネルＭＯＳトラン
ジスタＱ１９のソースには制御信号ＶＣＴが与えられ
る。それ以外の構成は図１０と同じである。
示す回路図である。この図１８に示した実施例は、前述
の図１０に示した実施例のＮチャネルＭＯＳトランジス
タＱ１６，Ｑ１７に代えて、ＮチャネルＭＯＳトランジ
スタＱ１８，Ｑ１９を設けたものである。すなわち、Ｎ
チャネルＭＯＳトランジスタＱ１８のドレインはノード
Ｎ１２に接続され、そのゲートにはマッチ線Ｍ０が接続
される。ＮチャネルＭＯＳトランジスタＱ１８のソース
はＮチャネルＭＯＳトランジスタＱ１９のドレインに接
続され、ＮチャネルＭＯＳトランジスタＱ１９のゲート
には制御信号φ６が与えられ、ＮチャネルＭＯＳトラン
ジスタＱ１９のソースには制御信号ＶＣＴが与えられ
る。それ以外の構成は図１０と同じである。
【００７３】次に、図１８に示したフラグセルの動作に
ついて説明する。フラグビットはマッチ線Ｍ０が「Ｈ」
レベルのとき（一致を示したとき）、制御信号ＶＣＴが
「Ｌ」レベルに固定され、制御信号φ６が「Ｈ」レベル
に活性化されることによって、ノードＮ１１が「Ｌ」レ
ベルにされ、ノードＮ１２が「Ｈ」レベルとされ、一致
したワードのフラグビットに「１」を立てる（不要化す
る）ことができる。
ついて説明する。フラグビットはマッチ線Ｍ０が「Ｈ」
レベルのとき（一致を示したとき）、制御信号ＶＣＴが
「Ｌ」レベルに固定され、制御信号φ６が「Ｈ」レベル
に活性化されることによって、ノードＮ１１が「Ｌ」レ
ベルにされ、ノードＮ１２が「Ｈ」レベルとされ、一致
したワードのフラグビットに「１」を立てる（不要化す
る）ことができる。
【００７４】また、不一致のときは、マッチ線Ｍ０が
「Ｌ」レベルであるため、制御信号φ６が「Ｈ」レベル
に活性化されて、ＮチャネルＭＯＳトランジスタＱ１９
がオンしても、ＮチャネルＭＯＳトランジスタＱ１８が
オフ状態のため、フラグビットのデータは変化しない。
したがって、このフラグセルはＯＲ機能をも有している
ことになり、新たな検索動作で実施したワードを新たに
不要ワードに追加することができる。
「Ｌ」レベルであるため、制御信号φ６が「Ｈ」レベル
に活性化されて、ＮチャネルＭＯＳトランジスタＱ１９
がオンしても、ＮチャネルＭＯＳトランジスタＱ１８が
オフ状態のため、フラグビットのデータは変化しない。
したがって、このフラグセルはＯＲ機能をも有している
ことになり、新たな検索動作で実施したワードを新たに
不要ワードに追加することができる。
【００７５】なお、制御信号ＶＣＴの値を「Ｈ」レベル
に固定すると、一致を示した不要ワード（通常検索時に
検索に参加しないワード）を新たに必要ワード（検索に
参加するワード）とすることもできる。
に固定すると、一致を示した不要ワード（通常検索時に
検索に参加しないワード）を新たに必要ワード（検索に
参加するワード）とすることもできる。
【００７６】図１９はフラグセルのさらに一般化した実
施例を示す図である。図１９において、フラグセル８０
はデータ記憶回路８１と、データ比較回路８２と、比較
結果出力回路８３と、第１入力ポート８４と、第２入力
ポート８５とを含み、互いに平行に並んで配置されたワ
ード線８６とマッチ線８８とこれらに直交する転送制御
線８７とに接続されている。フラグセルには第２の入力
データ（または入出力データ）ｂｎおよび第２入力デー
タｔ０および一致検索データｋｎが入力されている。第
１入力データｂｎは第１入力ポート８４を介してデータ
記憶回路８１に入力され、第１入力ポート８４はワード
線８６に接続されている。第２入力データｔ０は第２入
力ポート８５を介してデータ記憶回路８１に入力され、
第２入力ポート８５は転送制御線８７に接続されてい
る。さらに、データ比較回路８２には、データ記憶回路
８１の記憶データと一致検索データｋｎとが入力され、
その比較結果は比較結果出力回路８３に入力されてい
る。さらに、比較結果出力回路８３はマッチ線８８に接
続されている。
施例を示す図である。図１９において、フラグセル８０
はデータ記憶回路８１と、データ比較回路８２と、比較
結果出力回路８３と、第１入力ポート８４と、第２入力
ポート８５とを含み、互いに平行に並んで配置されたワ
ード線８６とマッチ線８８とこれらに直交する転送制御
線８７とに接続されている。フラグセルには第２の入力
データ（または入出力データ）ｂｎおよび第２入力デー
タｔ０および一致検索データｋｎが入力されている。第
１入力データｂｎは第１入力ポート８４を介してデータ
記憶回路８１に入力され、第１入力ポート８４はワード
線８６に接続されている。第２入力データｔ０は第２入
力ポート８５を介してデータ記憶回路８１に入力され、
第２入力ポート８５は転送制御線８７に接続されてい
る。さらに、データ比較回路８２には、データ記憶回路
８１の記憶データと一致検索データｋｎとが入力され、
その比較結果は比較結果出力回路８３に入力されてい
る。さらに、比較結果出力回路８３はマッチ線８８に接
続されている。
【００７７】次に、図１９において、第１入力データｂ
ｎのフラグセル８０への書込動作について説明する。フ
ラグセル８０に第１入力データｂｎが与えられた後、ワ
ード線８６が制御されて第１入力ポート８４が開かれ、
データ記憶回路８１にデータが入力され、再びワード線
８６が制御されて第１入力ポート８４が閉じられる。こ
れによって書込動作が完了する。
ｎのフラグセル８０への書込動作について説明する。フ
ラグセル８０に第１入力データｂｎが与えられた後、ワ
ード線８６が制御されて第１入力ポート８４が開かれ、
データ記憶回路８１にデータが入力され、再びワード線
８６が制御されて第１入力ポート８４が閉じられる。こ
れによって書込動作が完了する。
【００７８】次に、フラグセル８０に対する一致検索動
作について説明する。フラグセル８０に一致検索データ
ｋｎが入力されると、データ比較回路８２において一致
検索データｋｎとデータ記憶回路８１の記憶データとの
一致比較がなされ、その結果が比較結果出力回路８３を
介してマッチ線８８に出力される。これによって、一致
検索動作が完了する。これらの動作は従来のＣＡＭセル
における一般的な動作である。
作について説明する。フラグセル８０に一致検索データ
ｋｎが入力されると、データ比較回路８２において一致
検索データｋｎとデータ記憶回路８１の記憶データとの
一致比較がなされ、その結果が比較結果出力回路８３を
介してマッチ線８８に出力される。これによって、一致
検索動作が完了する。これらの動作は従来のＣＡＭセル
における一般的な動作である。
【００７９】図１９に示したフラグセル８０の特徴は、
ワード線８６とマッチ線８８に直交する転送制御線８７
によって制御される第２入力ポート８５を備えているこ
とであり、第２入力データｔ０のフラグセル８０への書
込動作（以下、転送動作と称する）が可能であることで
ある。この転送動作について説明すると、フラグセル８
０に第２入力データｔ０が与えられた後、転送制御線８
７が制御されて第２入力ポート８５が開かれ、データ記
憶回路８１にデータが転送され、再び転送制御線８７が
制御されて第２入力ポート８５が閉じられる。これによ
って、転送動作が完了する。
ワード線８６とマッチ線８８に直交する転送制御線８７
によって制御される第２入力ポート８５を備えているこ
とであり、第２入力データｔ０のフラグセル８０への書
込動作（以下、転送動作と称する）が可能であることで
ある。この転送動作について説明すると、フラグセル８
０に第２入力データｔ０が与えられた後、転送制御線８
７が制御されて第２入力ポート８５が開かれ、データ記
憶回路８１にデータが転送され、再び転送制御線８７が
制御されて第２入力ポート８５が閉じられる。これによ
って、転送動作が完了する。
【００８０】図２０は前述の図１３をさらに一般化した
実施例であり、図１のメモリセルアレイ２およびフラグ
ビット列１２を表わす回路図である。図２０において、
メモリセルアレイ２はＣＡＭセルＣ０，０〜Ｃｍ−１，
ｎ−１を含み、フラグビット列１２はフラグセルＦ０〜
Ｆｍ−１を含む。ワード線Ｗ０〜Ｗｍ−１およびマッチ
線Ｍ０〜Ｍｍ−１はＣＡＭセルＣ０，０〜Ｃｍ−１，ｎ
−１とフラグセルＦ０〜Ｆｍ−１に共通に接続されてい
る。書込データ線（ビット線または第１入力データ線に
対応する）ｂ０〜ｂｎおよび一致検索データｋ０〜ｋｎ
もＣＡＭセル０，０〜Ｃｍ−１，ｎ−１とフラグセルＦ
０〜Ｆｍ−１に共通の構造である。したがって、書込，
読出，一致検索動作（ガベージコレクションを含む）に
ついては、ＣＡＭセルＣ０，０〜Ｃｍ−１，ｎ−１およ
びフラグセルＦ０〜Ｆｍ−１ともに、同様の動作で行な
うことができる。さらに、フラグセルＦ０〜Ｆｍ−１に
は、論理機能付応答レジスタ３０に接続された転送線Ｔ
０〜Ｔｍ−１が接続されている。
実施例であり、図１のメモリセルアレイ２およびフラグ
ビット列１２を表わす回路図である。図２０において、
メモリセルアレイ２はＣＡＭセルＣ０，０〜Ｃｍ−１，
ｎ−１を含み、フラグビット列１２はフラグセルＦ０〜
Ｆｍ−１を含む。ワード線Ｗ０〜Ｗｍ−１およびマッチ
線Ｍ０〜Ｍｍ−１はＣＡＭセルＣ０，０〜Ｃｍ−１，ｎ
−１とフラグセルＦ０〜Ｆｍ−１に共通に接続されてい
る。書込データ線（ビット線または第１入力データ線に
対応する）ｂ０〜ｂｎおよび一致検索データｋ０〜ｋｎ
もＣＡＭセル０，０〜Ｃｍ−１，ｎ−１とフラグセルＦ
０〜Ｆｍ−１に共通の構造である。したがって、書込，
読出，一致検索動作（ガベージコレクションを含む）に
ついては、ＣＡＭセルＣ０，０〜Ｃｍ−１，ｎ−１およ
びフラグセルＦ０〜Ｆｍ−１ともに、同様の動作で行な
うことができる。さらに、フラグセルＦ０〜Ｆｍ−１に
は、論理機能付応答レジスタ３０に接続された転送線Ｔ
０〜Ｔｍ−１が接続されている。
【００８１】図２０におけるフラグセルＦ０〜Ｆｍ−１
は、上述の図１９に示したフラグセル８０と同様であ
り、データ記憶回路９１とデータ比較回路９２と比較結
果出力回路９３と第１入力ポート（または入出力ポー
ト）９４と、第２入力ポート９５とによって構成され、
互いに平行に並んだワード線Ｗ０〜Ｗｍ−１とマッチ線
Ｍ０〜Ｍｍ−１とこれらに直交する転送制御線φ６に接
続されている。その接続の詳細は図１９と同じである。
は、上述の図１９に示したフラグセル８０と同様であ
り、データ記憶回路９１とデータ比較回路９２と比較結
果出力回路９３と第１入力ポート（または入出力ポー
ト）９４と、第２入力ポート９５とによって構成され、
互いに平行に並んだワード線Ｗ０〜Ｗｍ−１とマッチ線
Ｍ０〜Ｍｍ−１とこれらに直交する転送制御線φ６に接
続されている。その接続の詳細は図１９と同じである。
【００８２】図２０におけるＣＡＭセルＣ０，０〜Ｃｍ
−１，ｎ−１は、データ記憶回路９１とデータ比較回路
９２と比較結果出力回路９３と第１入力ポート（または
入出力ポート）９４によって構成され、ワード線Ｗ０〜
Ｗｍ−１とマッチ線Ｍ０〜Ｍｍ−１に接続されている。
ＣＡＭセルＣ０，０に注目すると、このセルには書込デ
ータ（または入出力データ）ｂ０および一致検索データ
ｋ０が入力されている。書込データｂ０は第１入力ポー
ト９４を介してデータ記憶回路９１に入力され、第１入
力ポート９４はワード線Ｗ０に接続されている。さら
に、データ比較回路９２には、データ記憶回路９１の記
憶データと一致検索データｋ０とが入力され、その比較
結果は比較結果出力回路９３に入力されている。さら
に、比較結果出力回路９３はマッチ線Ｍ０に接続されて
いる。
−１，ｎ−１は、データ記憶回路９１とデータ比較回路
９２と比較結果出力回路９３と第１入力ポート（または
入出力ポート）９４によって構成され、ワード線Ｗ０〜
Ｗｍ−１とマッチ線Ｍ０〜Ｍｍ−１に接続されている。
ＣＡＭセルＣ０，０に注目すると、このセルには書込デ
ータ（または入出力データ）ｂ０および一致検索データ
ｋ０が入力されている。書込データｂ０は第１入力ポー
ト９４を介してデータ記憶回路９１に入力され、第１入
力ポート９４はワード線Ｗ０に接続されている。さら
に、データ比較回路９２には、データ記憶回路９１の記
憶データと一致検索データｋ０とが入力され、その比較
結果は比較結果出力回路９３に入力されている。さら
に、比較結果出力回路９３はマッチ線Ｍ０に接続されて
いる。
【００８３】上述のごとく、この実施例によるフラグセ
ルは、２次元アレイ状に配列されたＣＡＭセルアレイに
隣接して配置されており、共通のワード線Ｗ０〜Ｗｍ−
１と共通のマッチ線Ｍ０〜Ｍｍ−１に接続されている。
また、フラグセルにおいて、データ記憶回路９１とデー
タ比較回路９２と比較結果出力回路９３と第１入力ポー
ト９４はＣＡＭセルと同様の構造を持っている。したが
って、フラグセルに対する書込，読出，一致検索，ガベ
ージコレクション（不要ワードの検索）の各動作は、Ｃ
ＡＭセルと同時に、同じ手順で実行することができる。
さらに、このフラグセルには、ワードの検索結果情報を
入力するポートが設けられており、複数のワードを同時
に並列に不要化することが可能となる。
ルは、２次元アレイ状に配列されたＣＡＭセルアレイに
隣接して配置されており、共通のワード線Ｗ０〜Ｗｍ−
１と共通のマッチ線Ｍ０〜Ｍｍ−１に接続されている。
また、フラグセルにおいて、データ記憶回路９１とデー
タ比較回路９２と比較結果出力回路９３と第１入力ポー
ト９４はＣＡＭセルと同様の構造を持っている。したが
って、フラグセルに対する書込，読出，一致検索，ガベ
ージコレクション（不要ワードの検索）の各動作は、Ｃ
ＡＭセルと同時に、同じ手順で実行することができる。
さらに、このフラグセルには、ワードの検索結果情報を
入力するポートが設けられており、複数のワードを同時
に並列に不要化することが可能となる。
【００８４】また、一致検索およびガベージコレクショ
ン動作の結果を各ワードごとに保持している応答レジス
タには、保持データと新たな検索結果との論理機能が設
けられているため、まずガベージコレクションを行な
い、その結果を不要ワードデータとして保持し、さらに
一致検索動作を行ない、新たに不要化したいワードを検
索し、それらのＯＲをとることによって、すべての不要
ワードを応答レジスタに保持することができる。この保
持データを上述のごとく並列にフラグセルへ転送するこ
とにより、以前からの不要ワードに付け加えて新たな複
数ワードを同時に不要化することが可能となる。
ン動作の結果を各ワードごとに保持している応答レジス
タには、保持データと新たな検索結果との論理機能が設
けられているため、まずガベージコレクションを行な
い、その結果を不要ワードデータとして保持し、さらに
一致検索動作を行ない、新たに不要化したいワードを検
索し、それらのＯＲをとることによって、すべての不要
ワードを応答レジスタに保持することができる。この保
持データを上述のごとく並列にフラグセルへ転送するこ
とにより、以前からの不要ワードに付け加えて新たな複
数ワードを同時に不要化することが可能となる。
【００８５】さらに、上述のフラグセルに新たな入力ポ
ートを設けたことにより、フラグセルをテンポラリーレ
ジスタとして使用することができ、ＣＡＭの各ワードに
付随する演算機能をより有効に使用することが可能とな
る。
ートを設けたことにより、フラグセルをテンポラリーレ
ジスタとして使用することができ、ＣＡＭの各ワードに
付随する演算機能をより有効に使用することが可能とな
る。
【００８６】
【発明の効果】以上のように、この発明によれば、マッ
チ線に出力された比較結果に基づくデータをフラグセル
に書込み、フラグセルに記憶されているデータをメモリ
セルの各行ごとに並列に予め定められた一列に書込むこ
とによって複数の一致ワードを一括的に不要にできる。
チ線に出力された比較結果に基づくデータをフラグセル
に書込み、フラグセルに記憶されているデータをメモリ
セルの各行ごとに並列に予め定められた一列に書込むこ
とによって複数の一致ワードを一括的に不要にできる。
【図１】この発明の一実施例によるＣＡＭを示すブロッ
ク図である。
ク図である。
【図２】図１に示した実施例の動作を説明するための図
である。
である。
【図３】図２の他の実施例であって、特に、図３（ａ）
はゲート回路を用いた例を示し、図３（ｂ）はインバー
タを用いた例を示す。
はゲート回路を用いた例を示し、図３（ｂ）はインバー
タを用いた例を示す。
【図４】論理機能付応答レジスタを用いて一致を示した
ワードをすべて不要化する実施例を示す図である。
ワードをすべて不要化する実施例を示す図である。
【図５】図４に示したＯＲゲートの具体例を示す図であ
る。
る。
【図６】図４に示したＯＲゲートの他に転送ゲートを用
いた例を示す図である。
いた例を示す図である。
【図７】図４に示したＯＲゲートに代えてＮＯＲゲート
とインバータとを用いた例を示す図である。
とインバータとを用いた例を示す図である。
【図８】図４に示したＯＲゲートの出力を直接フラグビ
ットに与える例を示す図である。
ットに与える例を示す図である。
【図９】この発明の一実施例において使用されるＣＡＭ
セルを示す回路図である。
セルを示す回路図である。
【図１０】この発明の一実施例に用いられるＣＡＭにお
けるフラグセルを示す回路図である。
けるフラグセルを示す回路図である。
【図１１】図９および図１０に示したＣＡＭセルとフラ
グセルの書込動作を説明するためのタイミング図であ
る。
グセルの書込動作を説明するためのタイミング図であ
る。
【図１２】一致検索動作を説明するためのタイミング図
である。
である。
【図１３】この発明の一実施例によるＣＡＭセルアレイ
およびフラグビット列を示す回路図である。
およびフラグビット列を示す回路図である。
【図１４】この発明の一実施例のＣＡＭにおける論理機
能付応答レジスタを示す回路図である。
能付応答レジスタを示す回路図である。
【図１５】一致したワードを一括して不要化する動作を
示すタイミング図である。
示すタイミング図である。
【図１６】この発明の他の実施例におけるフラグセルを
示す回路図である。
示す回路図である。
【図１７】この発明のさらに他の実施例におけるフラグ
セルを示す回路図である。
セルを示す回路図である。
【図１８】この発明のさらに他の実施例におけるフラグ
セルを示す回路図である。
セルを示す回路図である。
【図１９】この発明のさらに他の実施例におけるフラグ
セルを示すブロック図である。
セルを示すブロック図である。
【図２０】この発明の他の実施例におけるＣＡＭセルア
レイおよびフラグビット列を示す回路図である。
レイおよびフラグビット列を示す回路図である。
【図２１】従来のキャッシュメモリをアクセスするシス
テムのブロック図である。
テムのブロック図である。
【図２２】従来のＣＡＭを示すブロック図である。
【図２３】従来のＣＡＭにおけるＣＡＭセルアレイおよ
びフラグビット列を示す回路図である。
びフラグビット列を示す回路図である。
【図２４】図２２に示したＣＡＭでデータを検索する概
念を説明するための図である。
念を説明するための図である。
【図２５】従来のＣＡＭにおける検索動作を説明するた
めの図であり、特に、図２５（ａ）はフラグビットを含
むデータと一致検索データとの一致を照合する概念を示
し、図２５（ｂ）はマスク検索の例を示す。
めの図であり、特に、図２５（ａ）はフラグビットを含
むデータと一致検索データとの一致を照合する概念を示
し、図２５（ｂ）はマスク検索の例を示す。
１ 読出／書込制御部 ２ ＣＡＭセルアレイ ４ 複数選択分離回路 ５ 制御回路 ６ ワード制御回路 １１ フラグビット制御部 １２ フラグビット列 ３０ 論理機能付応答レジスタ ８１，９１ データ記憶回路 ８２，９２ データ比較回路 ８３，９３ 比較結果出力回路 ８４，９４ 第１入力ポート ８５，９５ 第２入力ポート
Claims (15)
- 【請求項１】 与えられた検索データに基づいて検索動
作を行ない、特定のワードを指定する内容番地付記憶装
置であって、 複数列，複数行のメモリセルを含むデータ記憶手段、 前記データ記憶手段の各メモリセルに記憶されているデ
ータと前記検索データとの一致を比較する比較手段、お
よび前記比較手段の比較出力に応じて、前記データ記憶
手段の各行の特定のメモリセルの内容を並列的に書換え
る書換手段を備えた、内容番地付記憶装置。 - 【請求項２】 与えられた検索データに基づいて検索動
作を行ない、特定のワードを指定する内容番地付記憶装
置であって、 データを記憶するための複数行のデータ記憶手段、 前記データ記憶手段の各行に対応して設けられ、フラグ
情報を記憶するためのフラグ情報記憶手段、 外部から与えられるフラグ情報と前記フラグ情報記憶手
段の各フラグ情報とを比較してその一致を判別するフラ
グ情報比較手段、および前記フラグ情報比較手段の比較
結果に応じて、前記フラグ情報記憶手段に記憶されてい
るフラグ情報を並列的に書換える書換手段を備えた、内
容番地付記憶装置。 - 【請求項３】 前記フラグ情報記憶手段は検索の対象と
なる行にのみフラグビットを予め設定していて、 前記フラグ情報比較手段は、前記外部から与えられるフ
ラグ情報と前記フラグ情報記憶手段に記憶されているフ
ラグビットとを比較する手段を含む、請求項２の内容番
地付記憶装置。 - 【請求項４】 前記書換手段は、前記フラグ情報比較手
段によって一致の判別された行のフラグ情報記憶手段の
フラグビットを書換える手段を含む、請求項３の内容番
地付記憶装置。 - 【請求項５】 前記書換手段は、前記フラグ情報比較手
段によって不一致の判別された行にフラグビットを書込
む手段を含む、請求項３の内容番地付記憶装置。 - 【請求項６】 データとフラグ情報とを含む検索データ
に基づいて検索動作を行ない、特定のワードを指定する
内容番地付記憶装置であって、 複数列，複数行に配列されたメモリセルと、各行に対応
してフラグ情報を記憶するフラグセルとを含み、同一行
のメモリセルとフラグセルとで１ワードを構成するデー
タ記憶手段、 前記データ記憶手段の各メモリセルと各フラグセルのそ
れぞれに対応して設けられ、前記検索データのデータと
前記メモリセルのデータとを比較し、前記検索データの
フラグ情報と前記フラグセルのフラグとを比較する比較
手段、 前記データ記憶手段の各行に対応して設けられ、前記比
較手段による比較結果を出力するマッチ線、 前記データ記憶手段の各行に対応して設けられ、前記マ
ッチ線からの出力を受けて論理演算を行なう論理演算手
段、および前記論理演算手段の出力を前記データ記憶手
段のフラグセルに書込むための書込手段を備えた、内容
番地付記憶装置。 - 【請求項７】 前記論理演算手段は、前記マッチ線の出
力信号を反転して前記書込手段に与える反転手段を含
む、請求項６の内容番地付記憶装置。 - 【請求項８】 前記論理演算手段は、前記マッチ線の出
力をそのまま前記書込手段に転送する転送手段を含む、
請求項６の内容番地付記憶装置。 - 【請求項９】 前記論理演算手段は、 前記各行のマッチ線から出力される情報をストアするレ
ジスタ手段、および前記レジスタ手段にストアされてい
る情報と前記データ記憶手段のフラグセルに記憶されて
いるフラグ情報との論理和を求めて、その出力を前記書
込手段に与える論理和手段を含む、請求項６の内容番地
付記憶装置。 - 【請求項１０】 さらに、それぞれが前記各行に対応し
て設けられるワード線およびデータ転送線と、それぞれ
が前記ワード線および前記転送線に直交する第１，第２
のデータ線および転送制御線と、 前記ワード線が活性化されたことに応じて、前記第１の
データ線から与えられたデータを前記メモリセルに書込
む手段と、 前記ワード線が活性化されたことに応じて、前記第２の
データ線から与えられたデータを前記フラグセルに書込
む手段とを含み、 前記書込手段は、前記転送制御線が活性化されたことに
応じて、前記データ転送線を介して前記論理演算手段の
出力を前記フラグセルに書込む手段を含む、請求項６の
内容番地付記憶装置。 - 【請求項１１】 さらに、前記各ワード線に直交する第
３および第４のデータ線を含み、 前記比較手段は、 前記第３のデータ線を介して与えられる検索データと前
記メモリセルのデータとを比較する第１の比較手段、お
よび前記第４のデータ線を介して与えられるフラグ情報
と前記フラグセルのフラグ情報とを比較する第２の比較
手段を含む、請求項１０の内容番地付記憶装置。 - 【請求項１２】 検索を行なうために用いられる内容番
地付記憶装置であって、 複数ビットのデータとフラグ情報とを含む検索データを
発生する検索データ発生手段、 複数列，複数行に配列されたメモリセルと各行に対応し
てフラグ情報を記憶するフラグセルとを含み、同一行の
メモリセルとフラグセルとで１ワードを構成するデータ
記憶手段、 前記データ記憶手段の各メモリセルと各フラグセルのそ
れぞれに対応して設けられ、前記検索データ発生手段か
ら発生されたデータと前記メモリセルのデータとを比較
するとともに、前記検索データ発生手段から発生された
フラグ情報と前記フラグセルのフラグ情報とを比較する
比較手段、 前記データ記憶手段の各行に対応して設けられ、前記比
較手段による比較結果を出力するマッチ線、 前記データ記憶手段の各行に対応して設けられ、前記マ
ッチ線からの出力を受けて論理演算を行なう論理演算手
段、および前記論理演算手段の出力を前記データ記憶手
段のフラグセルに書込むための書込手段を備えた、内容
番地付記憶装置。 - 【請求項１３】 複数列，複数行に配列されたメモリセ
ルと各行に対応してフラグ情報を記憶するフラグセルと
を含み、同一行のメモリセルとフラグセルとで１ワード
を構成するデータ記憶手段を含み、前記メモリセルと前
記フラグセルに検索データを与え、その検索結果に応じ
て一致信号を出力する内容番地付記憶装置において、 前記検索結果に応じてデータの一致したメモリセルのワ
ードに対して一致を示すフラグ情報を保持する第１のス
テップ、および前記一致を示したワードのフラグセルの
内容を書換える第２のステップを含む、一致ワード不要
化方法。 - 【請求項１４】 前記第２のステップは、前記第１のス
テップで保持されているフラグ情報を反転して前記フラ
グセルに書込むステップを含む、請求項１３の一致ワー
ド不要化方法。 - 【請求項１５】 前記第２のステップは、前記第１のス
テップで保持されているフラグ情報と前記フラグセルに
記憶されているフラグ情報との論理を演算して前記フラ
グセルに書込むステップを含む、請求項１３の一致ワー
ド不要化方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118209A JPH0676583A (ja) | 1992-07-06 | 1993-05-20 | 内容番地付記憶装置および一致ワード不要化方法 |
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| JP17839892 | 1992-07-06 | ||
| JP4-178398 | 1992-07-06 | ||
| JP5118209A JPH0676583A (ja) | 1992-07-06 | 1993-05-20 | 内容番地付記憶装置および一致ワード不要化方法 |
Publications (1)
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|---|---|
| JPH0676583A true JPH0676583A (ja) | 1994-03-18 |
Family
ID=26456182
Family Applications (1)
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592407A (en) * | 1994-02-25 | 1997-01-07 | Kawasaki Steel Corporation | Associative memory |
| JP3816560B2 (ja) * | 1995-12-25 | 2006-08-30 | 株式会社ルネサステクノロジ | 連想メモリ回路のテスト方法及び連想メモリ回路のテスト回路 |
| CA2227500C (en) * | 1997-02-06 | 2001-08-14 | Northern Telecom Limited | Content addressable memory |
| EP0936625A3 (en) | 1998-02-17 | 2003-09-03 | Texas Instruments Incorporated | Content addressable memory (CAM) |
| JP3196720B2 (ja) * | 1998-03-20 | 2001-08-06 | 日本電気株式会社 | 連想メモリ制御回路及び制御方法 |
| US6944709B2 (en) * | 1999-09-23 | 2005-09-13 | Netlogic Microsystems, Inc. | Content addressable memory with block-programmable mask write mode, word width and priority |
| US6687785B1 (en) * | 2000-06-08 | 2004-02-03 | Netlogic Microsystems, Inc. | Method and apparatus for re-assigning priority in a partitioned content addressable memory device |
| US6934795B2 (en) * | 1999-09-23 | 2005-08-23 | Netlogic Microsystems, Inc. | Content addressable memory with programmable word width and programmable priority |
| US6252790B1 (en) * | 2000-10-16 | 2001-06-26 | Nicholas Shectman | Large-capacity content addressable memory with sorted insertion |
| JP4749600B2 (ja) * | 2001-05-30 | 2011-08-17 | 富士通セミコンダクター株式会社 | エントリデータの入れ替えを高速化したコンテンツ・アドレッサブル・メモリ |
| TWI230392B (en) * | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
| KR100952427B1 (ko) * | 2002-06-11 | 2010-04-14 | 에이펙셀 (주) | 초 미세 분체 영역까지 분급이 가능한 건식 분급기건식 분급기 |
| US6867989B1 (en) * | 2002-07-29 | 2005-03-15 | Netlogic Microsystems, Inc. | Auto read content addressable memory cell and array |
| JP3935139B2 (ja) | 2002-11-29 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置 |
| US7924588B2 (en) * | 2007-12-03 | 2011-04-12 | International Business Machines Corporation | Content addressable memory with concurrent two-dimensional search capability in both row and column directions |
| US20090141530A1 (en) * | 2007-12-03 | 2009-06-04 | International Business Machines Corporation | Structure for implementing enhanced content addressable memory performance capability |
| US7859878B2 (en) * | 2007-12-03 | 2010-12-28 | International Business Machines Corporation | Design structure for implementing matrix-based search capability in content addressable memory devices |
| US8117567B2 (en) * | 2007-12-03 | 2012-02-14 | International Business Machines Corporation | Structure for implementing memory array device with built in computation capability |
| US7848128B2 (en) * | 2007-12-03 | 2010-12-07 | International Business Machines Corporation | Apparatus and method for implementing matrix-based search capability in content addressable memory devices |
| US7920399B1 (en) | 2010-10-21 | 2011-04-05 | Netlogic Microsystems, Inc. | Low power content addressable memory device having selectable cascaded array segments |
| US8467213B1 (en) | 2011-03-22 | 2013-06-18 | Netlogic Microsystems, Inc. | Power limiting in a content search system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381548A (ja) * | 1986-09-25 | 1988-04-12 | Matsushita Electric Ind Co Ltd | 高速アドレス変換装置 |
| JPH01223697A (ja) * | 1988-03-01 | 1989-09-06 | Mitsubishi Electric Corp | 内容番地付け記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173872A (en) * | 1985-06-13 | 1992-12-22 | Intel Corporation | Content addressable memory for microprocessor system |
| JPH0743947B2 (ja) * | 1985-09-20 | 1995-05-15 | 株式会社日立製作所 | 内容呼び出しメモリ |
| JPH01196792A (ja) * | 1988-01-29 | 1989-08-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4996666A (en) * | 1988-08-12 | 1991-02-26 | Duluk Jr Jerome F | Content-addressable memory system capable of fully parallel magnitude comparisons |
| US5036486A (en) * | 1989-07-31 | 1991-07-30 | Hitachi, Ltd | Associative memory device |
| JP2938511B2 (ja) * | 1990-03-30 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| US5031141A (en) * | 1990-04-06 | 1991-07-09 | Intel Corporation | Apparatus for generating self-timing for on-chip cache |
| US5220526A (en) * | 1991-03-01 | 1993-06-15 | Motorola, Inc. | Method and apparatus for indicating a duplication of entries in a content addressable storage device |
| US5257220A (en) * | 1992-03-13 | 1993-10-26 | Research Foundation Of The State Univ. Of N.Y. | Digital data memory unit and memory unit array |
-
1993
- 1993-05-20 JP JP5118209A patent/JPH0676583A/ja active Pending
- 1993-07-01 US US08/084,098 patent/US5388066A/en not_active Expired - Fee Related
- 1993-07-05 KR KR1019930012575A patent/KR0137856B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381548A (ja) * | 1986-09-25 | 1988-04-12 | Matsushita Electric Ind Co Ltd | 高速アドレス変換装置 |
| JPH01223697A (ja) * | 1988-03-01 | 1989-09-06 | Mitsubishi Electric Corp | 内容番地付け記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5388066A (en) | 1995-02-07 |
| KR940006023A (ko) | 1994-03-22 |
| KR0137856B1 (ko) | 1998-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980421 |