JP2000163318A - アドレス変換バッファ - Google Patents
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 消費電力の低減を図る。
【解決手段】 ラッチ部２０からラッチ出力された比較
結果が、ＡＳＩＤ部１０に格納されたプロセスＩＤと現
在実行しているプロセスＩＤとが一致するものであった
場合のみ、比較結果出力部３０をプリチャージする。そ
れにより、ＡＳＩＤ部１０に格納されたプロセスＩＤと
現在実行しているプロセスＩＤとが一致しない場合にお
いては、比較結果出力部３０をプリチャージせず、マッ
チ信号が出力されるラインをディスチャージ信号によっ
てディスチャージ状態とする。
結果が、ＡＳＩＤ部１０に格納されたプロセスＩＤと現
在実行しているプロセスＩＤとが一致するものであった
場合のみ、比較結果出力部３０をプリチャージする。そ
れにより、ＡＳＩＤ部１０に格納されたプロセスＩＤと
現在実行しているプロセスＩＤとが一致しない場合にお
いては、比較結果出力部３０をプリチャージせず、マッ
チ信号が出力されるラインをディスチャージ信号によっ
てディスチャージ状態とする。
Description
【０００１】
【発明が属する技術分野】本発明は、アドレス変換バッ
ファ（ＴＬＢ：Translation Look-aside Buffer）に関
し、特に、低消費電力を実現するアドレス変換バッファ
に関する。
ファ（ＴＬＢ：Translation Look-aside Buffer）に関
し、特に、低消費電力を実現するアドレス変換バッファ
に関する。
【０００２】
【従来の技術】図３は、従来のアドレス変換バッファの
一構成例を示す図である。
一構成例を示す図である。
【０００３】本従来例は図３に示すように、アドレス変
換バッファに情報が保存された時のプロセスＩＤが格納
されるとともに、格納されたプロセスＩＤと現在実行し
ているプロセスのＩＤとを比較するＡＳＩＤ部１０と、
ＡＳＩＤ部１０における比較結果をラッチ出力するラッ
チ部２０と、予め所定の電位にプリチャージされ、ラッ
チ部２０から出力された比較結果に基づいて、プリチャ
ージされた電位をマッチ信号として出力する比較結果出
力部２３０と、最近変換された仮想アドレスの仮想ペー
ジ番号が格納されるとともに、比較結果出力部２３０か
らマッチ信号が出力された場合に、格納された仮想アド
レスの仮想ページ番号と物理アドレスに変換すべき仮想
アドレスの仮想ページ番号とを比較するＶＰＮ部４０
と、ＶＰＮ部４０に格納された仮想アドレスの仮想ペー
ジ番号に対応する物理アドレスの物理ページ番号が格納
されたＰＦＮ部５０とから構成され、アドレス変換バッ
ファに情報が保存された時のプロセスＩＤと現在実行し
ているプロセスのＩＤとが一致し、かつ、最近変換され
た仮想アドレスの仮想ページ番号と物理アドレスに変換
すべき仮想アドレスの仮想ページ番号とが一致した場合
のみ、該仮想アドレスの仮想ページ番号に対応する物理
アドレスの物理ページ番号がＰＦＮ部５０から出力され
る。なお、比較結果出力部１３０は、所定の電位とＧＮ
Ｄ間で互いにダイオード接続された複数のトランジスタ
３１〜３３から構成されている。
換バッファに情報が保存された時のプロセスＩＤが格納
されるとともに、格納されたプロセスＩＤと現在実行し
ているプロセスのＩＤとを比較するＡＳＩＤ部１０と、
ＡＳＩＤ部１０における比較結果をラッチ出力するラッ
チ部２０と、予め所定の電位にプリチャージされ、ラッ
チ部２０から出力された比較結果に基づいて、プリチャ
ージされた電位をマッチ信号として出力する比較結果出
力部２３０と、最近変換された仮想アドレスの仮想ペー
ジ番号が格納されるとともに、比較結果出力部２３０か
らマッチ信号が出力された場合に、格納された仮想アド
レスの仮想ページ番号と物理アドレスに変換すべき仮想
アドレスの仮想ページ番号とを比較するＶＰＮ部４０
と、ＶＰＮ部４０に格納された仮想アドレスの仮想ペー
ジ番号に対応する物理アドレスの物理ページ番号が格納
されたＰＦＮ部５０とから構成され、アドレス変換バッ
ファに情報が保存された時のプロセスＩＤと現在実行し
ているプロセスのＩＤとが一致し、かつ、最近変換され
た仮想アドレスの仮想ページ番号と物理アドレスに変換
すべき仮想アドレスの仮想ページ番号とが一致した場合
のみ、該仮想アドレスの仮想ページ番号に対応する物理
アドレスの物理ページ番号がＰＦＮ部５０から出力され
る。なお、比較結果出力部１３０は、所定の電位とＧＮ
Ｄ間で互いにダイオード接続された複数のトランジスタ
３１〜３３から構成されている。
【０００４】以下に、上記のように構成されたアドレス
変換バッファの動作について説明する。
変換バッファの動作について説明する。
【０００５】まず、ＡＳＩＤ部１０において、格納され
たプロセスＩＤと現在実行しているプロセスＩＤとが比
較され、比較結果が出力される。
たプロセスＩＤと現在実行しているプロセスＩＤとが比
較され、比較結果が出力される。
【０００６】ＡＳＩＤ部１０における比較結果はラッチ
部２０においてラッチ出力され、比較結果出力部２３０
に入力される。
部２０においてラッチ出力され、比較結果出力部２３０
に入力される。
【０００７】比較結果出力部２３０においては、トラン
ジスタ３１，３３のゲートにそれぞれプリチャージ信号
及びディスチャージ信号が印加されており、ラッチ部２
０から出力された比較結果がトランジスタ３２のゲート
に入力され、入力された比較結果がＡＳＩＤ部１０に格
納されたプロセスＩＤと現在実行しているプロセスＩＤ
とが一致するものであった場合のみ、プリチャージ信号
によってプリチャージされた電位がマッチ信号として出
力される。
ジスタ３１，３３のゲートにそれぞれプリチャージ信号
及びディスチャージ信号が印加されており、ラッチ部２
０から出力された比較結果がトランジスタ３２のゲート
に入力され、入力された比較結果がＡＳＩＤ部１０に格
納されたプロセスＩＤと現在実行しているプロセスＩＤ
とが一致するものであった場合のみ、プリチャージ信号
によってプリチャージされた電位がマッチ信号として出
力される。
【０００８】比較結果出力部２３０から出力されたマッ
チ信号はＶＰＮ部４０に入力され、ＶＰＮ部４０におい
て、格納された仮想アドレスの仮想ページ番号のうち、
マッチ信号によってインデックスされる仮想アドレスの
仮想ページ番号が、物理アドレスに変換すべき仮想アド
レスの仮想ページ番号と比較される。
チ信号はＶＰＮ部４０に入力され、ＶＰＮ部４０におい
て、格納された仮想アドレスの仮想ページ番号のうち、
マッチ信号によってインデックスされる仮想アドレスの
仮想ページ番号が、物理アドレスに変換すべき仮想アド
レスの仮想ページ番号と比較される。
【０００９】ＶＰＮ部４０における比較の結果、ＶＰＮ
部４０に格納された仮想アドレスの仮想ページ番号と物
理アドレスに変換すべき仮想アドレスの仮想ページ番号
とが一致した場合のみ、該仮想アドレスの仮想ページ番
号に対応する物理アドレスの物理ページ番号がＰＦＮ部
５０から出力される。
部４０に格納された仮想アドレスの仮想ページ番号と物
理アドレスに変換すべき仮想アドレスの仮想ページ番号
とが一致した場合のみ、該仮想アドレスの仮想ページ番
号に対応する物理アドレスの物理ページ番号がＰＦＮ部
５０から出力される。
【００１０】
【発明が解決しようとする課題】アドレス変換バッファ
においては、アドレス変換バッファに情報が保存された
時のプロセスＩＤと現在実行しているプロセスのＩＤと
が一致し、かつ、最近変換された仮想アドレスの仮想ペ
ージ番号と物理アドレスに変換すべき仮想アドレスの仮
想ページ番号とが一致した場合のみ、該仮想アドレスの
仮想ページ番号に対応する物理アドレスの物理ページ番
号が出力されるため、アドレス変換バッファに情報が保
存された時のプロセスＩＤと現在実行しているプロセス
のＩＤとが一致しない場合は、最近変換された仮想アド
レスの仮想ページ番号と物理アドレスに変換すべき仮想
アドレスの仮想ページ番号とを比較する必要がない。
においては、アドレス変換バッファに情報が保存された
時のプロセスＩＤと現在実行しているプロセスのＩＤと
が一致し、かつ、最近変換された仮想アドレスの仮想ペ
ージ番号と物理アドレスに変換すべき仮想アドレスの仮
想ページ番号とが一致した場合のみ、該仮想アドレスの
仮想ページ番号に対応する物理アドレスの物理ページ番
号が出力されるため、アドレス変換バッファに情報が保
存された時のプロセスＩＤと現在実行しているプロセス
のＩＤとが一致しない場合は、最近変換された仮想アド
レスの仮想ページ番号と物理アドレスに変換すべき仮想
アドレスの仮想ページ番号とを比較する必要がない。
【００１１】しかしながら、上述したような従来のアド
レス変換バッファにおいては、アドレス変換バッファに
情報が保存された時のプロセスＩＤと現在実行している
プロセスのＩＤとの比較結果に関わらず、比較結果出力
部にプリチャージ信号が印加されており、マッチ信号が
出力されるラインがプリチャージ状態となっている。
レス変換バッファにおいては、アドレス変換バッファに
情報が保存された時のプロセスＩＤと現在実行している
プロセスのＩＤとの比較結果に関わらず、比較結果出力
部にプリチャージ信号が印加されており、マッチ信号が
出力されるラインがプリチャージ状態となっている。
【００１２】そのため、アドレス変換バッファに情報が
保存された時のプロセスＩＤと現在実行しているプロセ
スのＩＤとが一致しない場合において無駄な電力を消費
してしまうという問題点がある。
保存された時のプロセスＩＤと現在実行しているプロセ
スのＩＤとが一致しない場合において無駄な電力を消費
してしまうという問題点がある。
【００１３】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、消費電力の
低減を図ることができるアドレス変換バッファを提供す
ることを目的とする。
する問題点に鑑みてなされたものであって、消費電力の
低減を図ることができるアドレス変換バッファを提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明は、仮想アドレスのうちプロセスを識別するた
めの識別情報が格納されるとともに、格納された識別情
報と現在実行されているプロセスの識別情報とを比較す
る第１の記憶手段と、予め所定の電位にプリチャージさ
れ、前記第１の記憶手段における比較結果が、前記第１
の記憶手段に格納された識別情報と現在実行されている
プロセスの識別情報とが一致するものであった場合の
み、プリチャージされた電位をマッチ信号として出力す
る比較結果出力手段と、最近変換された仮想アドレスの
仮想ページ番号が格納されるとともに、前記比較結果出
力手段から前記マッチ信号が出力された場合のみ、格納
された仮想アドレスの仮想ページ番号と物理アドレスに
変換すべき仮想アドレスの仮想ページ番号とを比較する
第２の記憶手段と、該第２の記憶手段に格納された仮想
アドレスの仮想ページ番号に対応する物理アドレスの物
理ページ番号が格納され、前記第２の記憶手段における
比較結果が、前記第２の記憶手段に格納された仮想アド
レスの仮想ページ番号と物理アドレスに変換すべき仮想
アドレスの仮想ページ番号とが一致するものであった場
合に該仮想アドレスの仮想ページ番号に対応する物理ア
ドレスの物理ページ番号を出力する第３の記憶手段とを
有してなるアドレス変換バッファにおいて、前記比較結
果出力手段は、前記第１の記憶手段における比較結果
が、前記第１の記憶手段に格納された識別情報と現在実
行されているプロセスの識別情報とが一致するものであ
った場合のみ、プリチャージされることを特徴とする。
に本発明は、仮想アドレスのうちプロセスを識別するた
めの識別情報が格納されるとともに、格納された識別情
報と現在実行されているプロセスの識別情報とを比較す
る第１の記憶手段と、予め所定の電位にプリチャージさ
れ、前記第１の記憶手段における比較結果が、前記第１
の記憶手段に格納された識別情報と現在実行されている
プロセスの識別情報とが一致するものであった場合の
み、プリチャージされた電位をマッチ信号として出力す
る比較結果出力手段と、最近変換された仮想アドレスの
仮想ページ番号が格納されるとともに、前記比較結果出
力手段から前記マッチ信号が出力された場合のみ、格納
された仮想アドレスの仮想ページ番号と物理アドレスに
変換すべき仮想アドレスの仮想ページ番号とを比較する
第２の記憶手段と、該第２の記憶手段に格納された仮想
アドレスの仮想ページ番号に対応する物理アドレスの物
理ページ番号が格納され、前記第２の記憶手段における
比較結果が、前記第２の記憶手段に格納された仮想アド
レスの仮想ページ番号と物理アドレスに変換すべき仮想
アドレスの仮想ページ番号とが一致するものであった場
合に該仮想アドレスの仮想ページ番号に対応する物理ア
ドレスの物理ページ番号を出力する第３の記憶手段とを
有してなるアドレス変換バッファにおいて、前記比較結
果出力手段は、前記第１の記憶手段における比較結果
が、前記第１の記憶手段に格納された識別情報と現在実
行されているプロセスの識別情報とが一致するものであ
った場合のみ、プリチャージされることを特徴とする。
【００１５】また、前記比較結果出力手段は、前記プリ
チャージするためのプリチャージ信号と前記第１の記憶
手段における比較結果との論理積をとることにより、前
記第１の記憶手段における比較結果が、前記第１の記憶
手段に格納された識別情報と現在実行されているプロセ
スの識別情報とが一致するものであった場合のみ、プリ
チャージされることを特徴とする。
チャージするためのプリチャージ信号と前記第１の記憶
手段における比較結果との論理積をとることにより、前
記第１の記憶手段における比較結果が、前記第１の記憶
手段に格納された識別情報と現在実行されているプロセ
スの識別情報とが一致するものであった場合のみ、プリ
チャージされることを特徴とする。
【００１６】また、前記比較結果出力手段は、前記プリ
チャージされた電位をディスチャージするためのディス
チャージ信号が入力され、前記第１の記憶手段における
比較結果が、前記第１の記憶手段に格納された識別情報
と現在実行されているプロセスの識別情報とが一致しな
いものであった場合、前記ディスチャージ信号によって
前記マッチ信号が出力されるラインをディスチャージ状
態とすることを特徴とする。
チャージされた電位をディスチャージするためのディス
チャージ信号が入力され、前記第１の記憶手段における
比較結果が、前記第１の記憶手段に格納された識別情報
と現在実行されているプロセスの識別情報とが一致しな
いものであった場合、前記ディスチャージ信号によって
前記マッチ信号が出力されるラインをディスチャージ状
態とすることを特徴とする。
【００１７】また、前記比較結果出力手段は、第１の入
力端子に前記第１の記憶手段における比較結果が入力さ
れ、第２の入力端子に前記プリチャージ信号が入力され
るＡＮＤゲートと、ゲートに前記ＡＮＤゲートから出力
された信号が入力される第１のトランジスタと、ゲート
に前記第１の記憶手段における比較結果が入力される第
２のトランジスタと、ゲートに前記ディスチャージ信号
が入力される第３のトランジスタとを有し、前記第１、
第２及び第３のトランジスタは、所定の電位とＧＮＤ間
でダイオード接続されていることを特徴とする。
力端子に前記第１の記憶手段における比較結果が入力さ
れ、第２の入力端子に前記プリチャージ信号が入力され
るＡＮＤゲートと、ゲートに前記ＡＮＤゲートから出力
された信号が入力される第１のトランジスタと、ゲート
に前記第１の記憶手段における比較結果が入力される第
２のトランジスタと、ゲートに前記ディスチャージ信号
が入力される第３のトランジスタとを有し、前記第１、
第２及び第３のトランジスタは、所定の電位とＧＮＤ間
でダイオード接続されていることを特徴とする。
【００１８】また、前記第１の記憶手段における比較結
果をラッチ出力するラッチ手段を有し、前記比較結果出
力手段は、前記ラッチ手段からラッチ出力された比較結
果が、前記第１の記憶手段に格納された識別情報と現在
実行されているプロセスの識別情報とが一致するもので
あった場合のみ、プリチャージされた電位をマッチ信号
として出力することを特徴とする。
果をラッチ出力するラッチ手段を有し、前記比較結果出
力手段は、前記ラッチ手段からラッチ出力された比較結
果が、前記第１の記憶手段に格納された識別情報と現在
実行されているプロセスの識別情報とが一致するもので
あった場合のみ、プリチャージされた電位をマッチ信号
として出力することを特徴とする。
【００１９】（作用）上記のように構成された本発明に
おいては、第１の記憶手段における比較結果が、第１の
記憶手段に格納された識別情報と現在実行されているプ
ロセスの識別情報とが一致するものであった場合のみ、
比較結果出力手段がプリチャージされる。
おいては、第１の記憶手段における比較結果が、第１の
記憶手段に格納された識別情報と現在実行されているプ
ロセスの識別情報とが一致するものであった場合のみ、
比較結果出力手段がプリチャージされる。
【００２０】それにより、第１の記憶手段に格納された
識別情報と現在実行されているプロセスの識別情報とが
一致しない場合、比較結果出力手段がプリチャージされ
ることはなく、マッチ信号が出力されるラインがディス
チャージ信号によってディスチャージ状態となるので、
消費電力の低減が図られる。
識別情報と現在実行されているプロセスの識別情報とが
一致しない場合、比較結果出力手段がプリチャージされ
ることはなく、マッチ信号が出力されるラインがディス
チャージ信号によってディスチャージ状態となるので、
消費電力の低減が図られる。
【００２１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２２】図１は、本発明のアドレス変換バッファの
実施の一形態を示す図である。
実施の一形態を示す図である。
【００２３】本形態は図１に示すように、アドレス変換
バッファに情報が保存された時のプロセスＩＤが格納さ
れるとともに、格納されたプロセスＩＤと現在実行して
いるプロセスのＩＤとを比較する第１の記憶手段である
ＡＳＩＤ部１０と、ＡＳＩＤ部１０における比較結果を
ラッチ出力するラッチ部２０と、ラッチ部２０から出力
された比較結果が、ＡＳＩＤ部１０に格納されたプロセ
スＩＤと現在実行しているプロセスのＩＤとが一致する
ものである場合のみ予め決められた電位にプリチャージ
され、プリチャージされた電位をマッチ信号として出力
する比較結果出力部３０と、最近変換された仮想アドレ
スの仮想ページ番号が格納されるとともに、比較結果出
力部３０からマッチ信号が出力された場合に、格納され
た仮想アドレスの仮想ページ番号と物理アドレスに変換
すべき仮想アドレスの仮想ページ番号とを比較する第２
の記憶手段であるＶＰＮ部４０と、ＶＰＮ部４０に格納
された仮想アドレスの仮想ページ番号に対応する物理ア
ドレスの物理ページ番号が格納された第３の記憶手段で
あるＰＦＮ部５０とから構成され、アドレス変換バッフ
ァに情報が保存された時のプロセスＩＤと現在実行して
いるプロセスのＩＤとが一致し、かつ、最近変換された
仮想アドレスの仮想ページ番号と物理アドレスに変換す
べき仮想アドレスの仮想ページ番号とが一致した場合の
み、該仮想アドレスの仮想ページ番号に対応する物理ア
ドレスの物理ページ番号がＰＦＮ部５０から出力され
る。
バッファに情報が保存された時のプロセスＩＤが格納さ
れるとともに、格納されたプロセスＩＤと現在実行して
いるプロセスのＩＤとを比較する第１の記憶手段である
ＡＳＩＤ部１０と、ＡＳＩＤ部１０における比較結果を
ラッチ出力するラッチ部２０と、ラッチ部２０から出力
された比較結果が、ＡＳＩＤ部１０に格納されたプロセ
スＩＤと現在実行しているプロセスのＩＤとが一致する
ものである場合のみ予め決められた電位にプリチャージ
され、プリチャージされた電位をマッチ信号として出力
する比較結果出力部３０と、最近変換された仮想アドレ
スの仮想ページ番号が格納されるとともに、比較結果出
力部３０からマッチ信号が出力された場合に、格納され
た仮想アドレスの仮想ページ番号と物理アドレスに変換
すべき仮想アドレスの仮想ページ番号とを比較する第２
の記憶手段であるＶＰＮ部４０と、ＶＰＮ部４０に格納
された仮想アドレスの仮想ページ番号に対応する物理ア
ドレスの物理ページ番号が格納された第３の記憶手段で
あるＰＦＮ部５０とから構成され、アドレス変換バッフ
ァに情報が保存された時のプロセスＩＤと現在実行して
いるプロセスのＩＤとが一致し、かつ、最近変換された
仮想アドレスの仮想ページ番号と物理アドレスに変換す
べき仮想アドレスの仮想ページ番号とが一致した場合の
み、該仮想アドレスの仮想ページ番号に対応する物理ア
ドレスの物理ページ番号がＰＦＮ部５０から出力され
る。
【００２４】なお、比較結果出力部３０は、所定の電位
とＧＮＤ間で互いにダイオード接続された複数のトラン
ジスタ３１〜３３とＡＮＤゲート３４とから構成されて
おり、ＡＮＤゲート３４の第１の入力端子にはラッチ部
２０から出力された比較結果が入力され、第２の入力端
子にはプリチャージするためのプリチャージ信号が入力
され、ＡＮＤゲート３４から出力された信号がトランジ
スタ３１のゲートに入力される。
とＧＮＤ間で互いにダイオード接続された複数のトラン
ジスタ３１〜３３とＡＮＤゲート３４とから構成されて
おり、ＡＮＤゲート３４の第１の入力端子にはラッチ部
２０から出力された比較結果が入力され、第２の入力端
子にはプリチャージするためのプリチャージ信号が入力
され、ＡＮＤゲート３４から出力された信号がトランジ
スタ３１のゲートに入力される。
【００２５】以下に、上記のように構成されたアドレス
変換バッファの動作について説明する。
変換バッファの動作について説明する。
【００２６】まず、ＡＳＩＤ部１０において、格納され
たプロセスＩＤと現在実行しているプロセスＩＤとが比
較され、比較結果が出力される。
たプロセスＩＤと現在実行しているプロセスＩＤとが比
較され、比較結果が出力される。
【００２７】ＡＳＩＤ部１０における比較結果はラッチ
部２０においてラッチ出力され、比較結果出力部３０内
に設けられたＡＮＤ回路３４の第１の入力端子及びトラ
ンジスタ３２のゲートに入力される。
部２０においてラッチ出力され、比較結果出力部３０内
に設けられたＡＮＤ回路３４の第１の入力端子及びトラ
ンジスタ３２のゲートに入力される。
【００２８】比較結果出力部３０においては、ＡＮＤゲ
ート３４において、ラッチ回路２０から出力された比較
結果とプリチャージ信号との論理積がとられる。それに
より、ラッチ回路２０から出力された比較結果が、ＡＳ
ＩＤ部１０に格納されたプロセスＩＤと現在実行してい
るプロセスＩＤとが一致するものであった場合のみトラ
ンジスタ３１のゲートにプリチャージ信号が印加され
る。
ート３４において、ラッチ回路２０から出力された比較
結果とプリチャージ信号との論理積がとられる。それに
より、ラッチ回路２０から出力された比較結果が、ＡＳ
ＩＤ部１０に格納されたプロセスＩＤと現在実行してい
るプロセスＩＤとが一致するものであった場合のみトラ
ンジスタ３１のゲートにプリチャージ信号が印加され
る。
【００２９】また、トランジスタ３３のゲートにディス
チャージ信号が印加されており、それにより、ラッチ部
２０から出力された比較結果が、ＡＳＩＤ部１０に格納
されたプロセスＩＤと現在実行しているプロセスＩＤと
が一致するものであった場合のみ、プリチャージされた
電位がマッチ信号として出力される。
チャージ信号が印加されており、それにより、ラッチ部
２０から出力された比較結果が、ＡＳＩＤ部１０に格納
されたプロセスＩＤと現在実行しているプロセスＩＤと
が一致するものであった場合のみ、プリチャージされた
電位がマッチ信号として出力される。
【００３０】比較結果出力部３０から出力されたマッチ
信号はＶＰＮ部４０に入力され、ＶＰＮ部４０におい
て、格納された仮想アドレスの仮想ページ番号のうち、
マッチ信号によってインデックスされる仮想アドレスの
仮想ページ番号が、物理アドレスに変換すべき仮想アド
レスの仮想ページ番号と比較される。
信号はＶＰＮ部４０に入力され、ＶＰＮ部４０におい
て、格納された仮想アドレスの仮想ページ番号のうち、
マッチ信号によってインデックスされる仮想アドレスの
仮想ページ番号が、物理アドレスに変換すべき仮想アド
レスの仮想ページ番号と比較される。
【００３１】ＶＰＮ部４０における比較の結果、ＶＰＮ
部４０に格納された仮想アドレスの仮想ページ番号と物
理アドレスに変換すべき仮想アドレスの仮想ページ番号
とが一致した場合のみ、該仮想アドレスの仮想ページ番
号に対応する物理アドレスの物理ページ番号がＰＦＮ部
５０から出力される。
部４０に格納された仮想アドレスの仮想ページ番号と物
理アドレスに変換すべき仮想アドレスの仮想ページ番号
とが一致した場合のみ、該仮想アドレスの仮想ページ番
号に対応する物理アドレスの物理ページ番号がＰＦＮ部
５０から出力される。
【００３２】上述したように本形態においては、ラッチ
部２０からラッチ出力された比較結果が、ＡＳＩＤ部１
０に格納されたプロセスＩＤと現在実行しているプロセ
スＩＤとが一致するものであった場合のみ、比較結果出
力部３０がプリチャージされる。そのため、ＡＳＩＤ部
１０に格納されたプロセスＩＤと現在実行しているプロ
セスＩＤとが一致しない場合においては、比較結果出力
部３０がプリチャージされることはなく、マッチ信号が
出力されるラインがディスチャージ信号によってディス
チャージ状態となるので、消費電力の低減が図られる。
部２０からラッチ出力された比較結果が、ＡＳＩＤ部１
０に格納されたプロセスＩＤと現在実行しているプロセ
スＩＤとが一致するものであった場合のみ、比較結果出
力部３０がプリチャージされる。そのため、ＡＳＩＤ部
１０に格納されたプロセスＩＤと現在実行しているプロ
セスＩＤとが一致しない場合においては、比較結果出力
部３０がプリチャージされることはなく、マッチ信号が
出力されるラインがディスチャージ信号によってディス
チャージ状態となるので、消費電力の低減が図られる。
【００３３】（他の実施の形態）図２は、本発明のアド
レス変換バッファの他の実施の形態を示す図である。
レス変換バッファの他の実施の形態を示す図である。
【００３４】本形態は図２に示すように、図１に示した
ものと比べて、比較結果出力部１３０の構成が異なり、
ＡＮＤゲート３４の第１の入力端子にはラッチ部２０か
らラッチ出力された比較結果が入力され、第２の入力端
子にはディスチャージ信号が入力され、ＡＮＤゲート３
４から出力された信号がトランジスタ３３のゲートに入
力される。また、トランジスタ３１のゲートにはプリチ
ャージ信号が印加され、トランジスタ３２のゲートには
物理アドレスに変換すべき仮想アドレスが入力される。
ものと比べて、比較結果出力部１３０の構成が異なり、
ＡＮＤゲート３４の第１の入力端子にはラッチ部２０か
らラッチ出力された比較結果が入力され、第２の入力端
子にはディスチャージ信号が入力され、ＡＮＤゲート３
４から出力された信号がトランジスタ３３のゲートに入
力される。また、トランジスタ３１のゲートにはプリチ
ャージ信号が印加され、トランジスタ３２のゲートには
物理アドレスに変換すべき仮想アドレスが入力される。
【００３５】上記のように構成された本形態において
は、ラッチ部２０からラッチ出力された比較結果が、Ａ
ＳＩＤ部１０に格納されたプロセスＩＤと現在実行して
いるプロセスＩＤとが一致しないものであった場合、Ｖ
ＰＮ部４０に格納された仮想アドレスの仮想ページ番号
と物理アドレスに変換すべき仮想アドレスの仮想ページ
番号とを比較するためのビット線の信号が変化せず、そ
れにより、消費電力の低減が図られる。
は、ラッチ部２０からラッチ出力された比較結果が、Ａ
ＳＩＤ部１０に格納されたプロセスＩＤと現在実行して
いるプロセスＩＤとが一致しないものであった場合、Ｖ
ＰＮ部４０に格納された仮想アドレスの仮想ページ番号
と物理アドレスに変換すべき仮想アドレスの仮想ページ
番号とを比較するためのビット線の信号が変化せず、そ
れにより、消費電力の低減が図られる。
【００３６】
【発明の効果】以上説明したように本発明においては、
第１の記憶手段における比較結果が、第１の記憶手段に
格納された識別情報と現在実行されているプロセスの識
別情報とが一致するものであった場合のみ、比較結果出
力手段がプリチャージされる構成としたため、第１の記
憶手段に格納された識別情報と現在実行されているプロ
セスの識別情報とが一致しない場合は、比較結果出力手
段がプリチャージされることはなく、マッチ信号が出力
されるラインがディスチャージ信号によってディスチャ
ージ状態となり、消費電力の低減を図ることができる。
第１の記憶手段における比較結果が、第１の記憶手段に
格納された識別情報と現在実行されているプロセスの識
別情報とが一致するものであった場合のみ、比較結果出
力手段がプリチャージされる構成としたため、第１の記
憶手段に格納された識別情報と現在実行されているプロ
セスの識別情報とが一致しない場合は、比較結果出力手
段がプリチャージされることはなく、マッチ信号が出力
されるラインがディスチャージ信号によってディスチャ
ージ状態となり、消費電力の低減を図ることができる。
【図１】本発明のアドレス変換バッファの実施の一形態
を示す図である。
を示す図である。
【図２】本発明のアドレス変換バッファの他の実施の形
態を示す図である。
態を示す図である。
【図３】従来のアドレス変換バッファの一構成例を示す
図である。
図である。
１０ ＡＳＩＤ部 ２０ ラッチ部 ３０，１３０ 比較結果出力部 ３１〜３３ トランジスタ ３４ ＡＮＤゲート ４０ ＶＰＮ部 ５０ ＰＦＮ部
Claims (5)
- 【請求項１】 仮想アドレスのうちプロセスを識別する
ための識別情報が格納されるとともに、格納された識別
情報と現在実行されているプロセスの識別情報とを比較
する第１の記憶手段と、 予め所定の電位にプリチャージされ、前記第１の記憶手
段における比較結果が、前記第１の記憶手段に格納され
た識別情報と現在実行されているプロセスの識別情報と
が一致するものであった場合のみ、プリチャージされた
電位をマッチ信号として出力する比較結果出力手段と、 最近変換された仮想アドレスの仮想ページ番号が格納さ
れるとともに、前記比較結果出力手段から前記マッチ信
号が出力された場合のみ、格納された仮想アドレスの仮
想ページ番号と物理アドレスに変換すべき仮想アドレス
の仮想ページ番号とを比較する第２の記憶手段と、 該第２の記憶手段に格納された仮想アドレスの仮想ペー
ジ番号に対応する物理アドレスの物理ページ番号が格納
され、前記第２の記憶手段における比較結果が、前記第
２の記憶手段に格納された仮想アドレスの仮想ページ番
号と物理アドレスに変換すべき仮想アドレスの仮想ペー
ジ番号とが一致するものであった場合に該仮想アドレス
の仮想ページ番号に対応する物理アドレスの物理ページ
番号を出力する第３の記憶手段とを有してなるアドレス
変換バッファにおいて、 前記比較結果出力手段は、前記第１の記憶手段における
比較結果が、前記第１の記憶手段に格納された識別情報
と現在実行されているプロセスの識別情報とが一致する
ものであった場合のみ、プリチャージされることを特徴
とするアドレス変換バッファ。 - 【請求項２】 請求項１に記載のアドレス変換バッファ
において、 前記比較結果出力手段は、前記プリチャージするための
プリチャージ信号と前記第１の記憶手段における比較結
果との論理積をとることにより、前記第１の記憶手段に
おける比較結果が、前記第１の記憶手段に格納された識
別情報と現在実行されているプロセスの識別情報とが一
致するものであった場合のみ、プリチャージされること
を特徴とするアドレス変換バッファ。 - 【請求項３】 請求項１または請求項２に記載のアドレ
ス変換バッファにおいて、 前記比較結果出力手段は、前記プリチャージされた電位
をディスチャージするためのディスチャージ信号が入力
され、前記第１の記憶手段における比較結果が、前記第
１の記憶手段に格納された識別情報と現在実行されてい
るプロセスの識別情報とが一致しないものであった場
合、前記ディスチャージ信号によって前記マッチ信号が
出力されるラインをディスチャージ状態とすることを特
徴とするアドレス変換バッファ。 - 【請求項４】 請求項３に記載のアドレス変換バッファ
において、 前記比較結果出力手段は、 第１の入力端子に前記第１の記憶手段における比較結果
が入力され、第２の入力端子に前記プリチャージ信号が
入力されるＡＮＤゲートと、 ゲートに前記ＡＮＤゲートから出力された信号が入力さ
れる第１のトランジスタと、 ゲートに前記第１の記憶手段における比較結果が入力さ
れる第２のトランジスタと、 ゲートに前記ディスチャージ信号が入力される第３のト
ランジスタとを有し、 前記第１、第２及び第３のトランジスタは、所定の電位
とＧＮＤ間でダイオード接続されていることを特徴とす
るアドレス変換バッファ。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
アドレス変換バッファにおいて、 前記第１の記憶手段における比較結果をラッチ出力する
ラッチ手段を有し、 前記比較結果出力手段は、前記ラッチ手段からラッチ出
力された比較結果が、前記第１の記憶手段に格納された
識別情報と現在実行されているプロセスの識別情報とが
一致するものであった場合のみ、プリチャージされた電
位をマッチ信号として出力することを特徴とするアドレ
ス変換バッファ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341588A JP2000163318A (ja) | 1998-12-01 | 1998-12-01 | アドレス変換バッファ |
| US09/451,104 US6681312B1 (en) | 1998-12-01 | 1999-11-30 | Power saving address translation buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341588A JP2000163318A (ja) | 1998-12-01 | 1998-12-01 | アドレス変換バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000163318A true JP2000163318A (ja) | 2000-06-16 |
Family
ID=18347250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10341588A Pending JP2000163318A (ja) | 1998-12-01 | 1998-12-01 | アドレス変換バッファ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6681312B1 (ja) |
| JP (1) | JP2000163318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004164395A (ja) * | 2002-11-14 | 2004-06-10 | Renesas Technology Corp | アドレス変換装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1182568A3 (en) * | 2000-08-21 | 2004-07-21 | Texas Instruments Incorporated | TLB operation based on task-id |
| US7076635B1 (en) | 2003-09-04 | 2006-07-11 | Advanced Micro Devices, Inc. | Method and apparatus for reducing instruction TLB accesses |
| US8166239B2 (en) * | 2007-06-21 | 2012-04-24 | International Business Machines Corporation | Translation lookaside buffer and related method and program product utilized for virtual addresses |
| US8156309B2 (en) | 2007-10-18 | 2012-04-10 | Cisco Technology, Inc. | Translation look-aside buffer with variable page sizes |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769868B2 (ja) | 1986-09-25 | 1995-07-31 | 松下電器産業株式会社 | 高速アドレス変換装置 |
| JPH0721785A (ja) | 1993-06-29 | 1995-01-24 | Kawasaki Steel Corp | 半導体メモリ |
| US5530822A (en) * | 1994-04-04 | 1996-06-25 | Motorola, Inc. | Address translator and method of operation |
| US5535351A (en) * | 1994-04-04 | 1996-07-09 | Motorola, Inc. | Address translator with by-pass circuit and method of operation |
-
1998
- 1998-12-01 JP JP10341588A patent/JP2000163318A/ja active Pending
-
1999
- 1999-11-30 US US09/451,104 patent/US6681312B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004164395A (ja) * | 2002-11-14 | 2004-06-10 | Renesas Technology Corp | アドレス変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6681312B1 (en) | 2004-01-20 |
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