JP3058123B2

JP3058123B2 - アドレス比較回路

Info

Publication number: JP3058123B2
Application number: JP9152457A
Authority: JP
Inventors: 道夫阿部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-10
Filing date: 1997-06-10
Publication date: 2000-07-04
Anticipated expiration: 2017-06-10
Also published as: JPH10340590A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アドレス比較回路
に関し、特に、仮想アドレスを物理アドレスに変換する
ＴＬＢ（連想メモリ）において使用されるアドレス比較
回路に関する。

【０００２】

【従来の技術】マイクロプロセッサの高性能化に伴い、
その性能を有効に利用するために複数の処理を同時に実
行するマルチタスク制御技術が導入されるようになっ
た。マルチタスク制御は、時分割あるいは割り込みなど
の事象を起点として処埋を切り換えることで、複数の処
理を実行する制御方法である。例えば時分割方式（ＴＳ
Ｓ；Time Sharing Systemと呼ばれる）では、一定時間
で割り込みを発生するインターバルタイマーを設け、イ
ンターバルタイマーの出力をマイクロプロセッサの割り
込み要因とし、この割り込みが入力した場合には、プロ
グラムの実行中であっても一旦オペレーティングシステ
ム（ＯＳ）に制御が移るようにし、このＯＳにより他の
プログラムヘ制御を移して処理を切り換える。

【０００３】こういったマルチタスク環境では、個々の
プログラムが情報処理装置のメモリ内においてどこに配
置されているのかを制御するメモリ管理手段が必要とな
る。しかしながら、プログラム自体がメモリ管理手段に
依存することは、プログラムの生産性の観点から好まし
くない。そこで、仮想アドレスと物理アドレスという２
つの概念が導入されている。仮想アドレスとは、プログ
ラム中において使用されるアドレスのことであり、仮想
アドレスによるアドレス空間を仮想アドレス空間と呼
ぶ。一方、物理アドレスとは、情報処理装置が実際に有
しているメモリにおけるアドレスのことであり、物理ア
ドレスによるアドレス空間を物理アドレス空間と呼ぶ。
プログラムから制御される仮想アドレス空間を実際のメ
モリにおける物理アドレス空間にマッピングする機構を
設けることで、プログラムからメモリ管理手段を分離す
ることが可能になり、メモリでの実際のアドレスを考慮
することなく個々のプログラムをそのプログラム内で完
結する仮想アドレスのみを用いて記述することが可能に
なる。

【０００４】仮想アドレスから物理アドレスへの変換を
高速に実行するために、ＴＬＢ（Table Lookaside Buff
er：アドレス変換バッファ）技術が導入されている。Ｔ
ＬＢ技術では、仮想アドレスを入力として対応する場合
に物理アドレスを出力する連想メモリを使用する。しか
しながら上述したマルチタスク制御において、単純に仮
想アドレスだけをＴＬＢへの入力とした場合、第１のタ
スクでの仮想アドレスと、第２、第３、…のタスクでの
仮想アドレスとが識別ができず、動作不良を発生するこ
とになる。例えば、第１のタスクでの１００番地と第２
のタスクでの１００番地とを識別することができない。
このような動作不良を回避するためには、タスク切り換
えが発生する度に、ＴＬＢが保持している比較アドレス
情報を対応するタスクの比較アドレス情報に更新する必
要がある。このような比較アドレス情報の更新は、タス
ク切り換えの高速化のネックとなっている。この問題を
回避するために、特開昭６３−８１５４８号公報などに
おいて、タスク識別子（プロセスＩＤ）を導入する技術
が開示されている。すなわち、各タスクごとにタスクを
特定するためのプロセスＩＤを付与するとともに、この
プロセスＩＤと仮想アドレスとをタグにして物理アドレ
スを発生させるようにしている。

【０００５】図３は、プロセスＩＤを導入したＴＬＢ
（連想メモリ）の構成を示すブロック図である。ＴＬＢ
（連想メモリ）１３は、プロセスＩＤと仮想アドレス１
８の上位ビットとをタグとして物理アドレス１９の上位
ビットを出力するものである。プロセスＩＤは、プロセ
スＩＤレジスタ１７からこのＴＬＢ１３に供給される。
そしてこのＴＬＢ１３は、物理アドレスの上位ビットを
格納する物理アドレス格納部１６と、物理アドレス格納
部１６に格納された物理アドレスに対応するプロセスＩ
Ｄを保持し、プロセスＩＤレジスタ１７から入力したプ
ロセスＩＤと比較するプロセスＩＤ比較部１４と、物理
アドレス格納部に格納された物理アドレスに対応する仮
想アドレスの上位ビットを保持し、外部から入力する仮
想アドレス１８の上位ビットと比較する仮想アドレス比
較部１５とから、構成されている。プロセスＩＤ比較部
１４と仮想アドレス比較部１５と物理アドレス格納部１
６とは組を構成してこのような組がＴＬＢ内に複数設け
られ、入力するプロセスＩＤと仮想アドレス１８の上位
ビットとに応じ、プロセスＩＤ比較部１４と仮想アドレ
ス比較部１５で一致するエントリに対応する物理アドレ
ス格納部１６の内容が、このＴＬＢ１３から出力され
る。この出力が物理アドレス１９の上位ビットとなる。
また、仮想アドレス１８の下位ビットが、そのまま物理
アドレス１９の下位ビットに対応する。ちなみに、プロ
セスＩＤを導入していない従来のＴＬＢでは、プロセス
ＩＤレジスタとプロセスＩＤ比較部が存在しない構成と
なっている。

【０００６】実際には、ＴＬＢには、入力するプロセス
ＩＤや仮想アドレスと一致するエントリがない場合の制
御や、プロセスＩＤ比較部１４、仮想アドレス比較部１
５へのデータの書き込み／読み出しなどの制御も必要で
あるが、ここでの説明には直接関係しないので省略して
いる。

【０００７】タスク切り換えが発生すると、起動される
（切り換えられた）タスクに割り当てられるタスク識別
子（プロセスＩＤ）が、プロセスＩＤレジスタ１７にセ
ットされる。対応するプロセスＩＤを各タスクごとに付
加することで、仮想アドレス空間が拡張されたことにな
り、異なるタスク（プロセス）の同じアドレスが、異な
るものとしてＴＬＢ１３で処理されることになり、上述
したタスク切り換えを高速に実行することが可能になっ
ている。もちろん、プロセスＩＤレジスタ１７で指定で
きるプロセス数よりも多くのプロセスを管理しなければ
ならない場合には、ＴＬＢの更新というネックは存在す
る。

【０００８】上述したＴＬＢ１３において、プロセスＩ
Ｄ比較部１４及び仮想アドレス比較部１５は、連想メモ
リであるアドレス比較回路として、一体的に構成され
る。図４は、プロセスＩＤ比較部１４及び仮想アドレス
比較部１５を構成するアドレス比較回路の回路構成を示
している。

【０００９】このアドレス比較回路は、それぞれ１ビッ
ト分のデータを格納するとともに入力ビットとの比較を
行う複数の連想メモリセル１₁〜１_nを有し、各連想メモ
リセル１₁〜１_nに共通に、ワード線２、比較制御線６及
び一致信号線２０が備えられている。これらワード線
２、比較制御線６及び一致信号線２０は、図示横方向
（行方向）に延びている。プロセスＩＤ及び仮想アドレ
スの上位ビットのそれぞれのビットに対応して、これら
の連想メモリセル１₁〜１_nが設けられている。一致信号
線２０は、プリチャージ制御線４によってゲート制御が
なされるトランジスタＴ０を介して、電源に接続される
ようになっている。各連想メモリセル１₁〜１_nでは、２
つのインバータＩ０,Ｉ１をたすきがけに接続して１ビ
ット分の記憶素子が構成されるとともに、この記憶素子
部分へのデータ入出力のために８個のトランジスタＴ１
〜Ｔ８が設けられている。また、各連想メモリセル１₁
〜１_nに対して、保持すべきビットデータを入力するた
めのビット線３,３'と、比較対象のビットデータを入力
するための比較ビット線５,５'が設けられている。ビッ
ト線３'上のデータは、ビット線３上のデータをインバ
ータＩ２で反転させたものであり、比較ビット線５'上
のデータは、比較ビット線５上のデータをインバータＩ
３で反転させたものである。

【００１０】各連想メモリセル１₁〜１_nにおいて、トラ
ンジスタＴ１は、比較ビット線３'とインバータＩ０の
入力（インバータＩ１の出力）との間に挿入され、トラ
ンジスタＴ２は、比較ビット線３とインバータＩ０の出
力（インバータＩ１の入力）との間に挿入され、これら
トランジスタＴ１,Ｔ２のゲートは、ワード線２に接続
している。また、トランジスタＴ３,Ｔ５,Ｔ７はチャネ
ルが直列に接続し、トランジスタＴ３が一致信号線２０
側になるように、一致信号線２０と接地電位との間に挿
入されている。同様に、トランジスタＴ４,Ｔ６,Ｔ８は
チャネルが直列に接続し、トランジスタＴ４が一致信号
線２０側になるように、一致信号線２０と接地電位との
間に挿入されている。トランジスタＴ３,Ｔ４のベース
はそれぞれインバータＩ０の入力と出力に接続し、トラ
ンジスタＴ５,Ｔ６のベースはそれぞれ比較ビット線５,
５'に接続している。トランジスタＴ７,Ｔ８のベースは
比較制御線６に接続している。

【００１１】このような連想メモリセルにおいて、ワー
ド線２がハイレベル（以下、単にハイという）になる
と、トランジスタＴ１,Ｔ２がオン状態となり、ビット
線３,３'が記憶素子部分に接続することになって、デー
タの書き込みや読み出しが可能になる。また、記憶素子
部分に記憶された内容（メモリセルに記憶された値）に
したがって、トランジスタＴ３またはトランジスタＴ４
のどちらか一方だけがオン状態となる。

【００１２】実際のアドレス比較動作（連想メモリ動
作）は、比較制御線６をロウレベル（以下、単にロウと
いう）にしたまま、まず、プリチャージ信号線４をハイ
にしてトランジスタＴ０をオン状態とし、一致信号線２
０を電源線に接続して電荷を蓄え、一致信号線２０の電
位をハイ状態とする動作（プリチャージ動作）から開始
する。プリチャージが終わると、プリチャージ信号線４
がロウとなり、トランジスタＴ０がオフに遷移して、一
致信号線２０への電荷の供給が停止する。電荷の供給が
止まっても、一致信号線２０は、リーク以外の放電経路
がないため、ハイの状態を一定時間保持することができ
る。

【００１３】次に、比較ビット線５によって、比較すべ
きアドレスを設定する。すると、比較ビット線５,５'上
の信号により、トランジスタＴ５またはトランジスタＴ
６のどちらか一方だけがオンとなる。この状態で、比較
制御線６をハイにすると、トランジスタＴ７,Ｔ８がい
ずれもオンとなり、記憶素子部分での記憶内容と、比較
ビット線５,５'上のデータ内容にしたがって、一致信号
線２０と接地電位とに電流経路（トランジスタＴ３,Ｔ
５,Ｔ７による経路とトランジスタＴ４,Ｔ６,Ｔ８によ
る経路）が開かれたり閉じたりする。電流経路が形成さ
れた場合、一致信号線２０に蓄積されていた電荷が放電
し、一致信号線２０の電位がロウヘ変化する。電流経路
が遮断された状態では、一致信号線２０は、当然、ハイ
の状態を保っている。以上の動作をまとめると、表１に
示す通りとなる。

【００１４】

【表１】このような連想メモリセル１₁〜１_nが、図示横方向（行
方向）に、比較すべきビット数、すなわちプロセスＩＤ
のビット数と仮想アドレスの上位ビットのビット数との
和のビット数の分だけ設置されており、すべてのビット
での比較が一致した場合のみ、一致信号線２０の放電経
路が遮断され、その電位がハイとなる。１ビットでも不
一致があると、その不一致の連想メモリセルの放電経路
から電荷が放電するので、一致信号線２０の電位がロウ
となる。

【００１５】上述したＴＬＢ１３では、比較ビット線５
にプロセスＩＤや仮想アドレス（の上位ビット）を入力
し、アドレス比較回路の一致信号線２０をワード線とす
る（普通の）メモリセルを配置し（すなわち物理アドレ
ス格納部１６）、普通のメモリセルの方から出力される
内容を物理アドレスの上位ビットとすることで、アドレ
ス変換機能を実現している。

【００１６】また、実際には、プロセスＩＤ比較部１
４、仮想アドレス比較部１５及び物理アドレス格納部１
６からなる組の数に応じ、列方向（図示縦方向）にアド
レス比較回路を配置し、インバータＩ２,Ｉ３は列ごと
に各連想メモリセルに共通のものとし、同じ列に属する
連想メモリセルは、同じビット線３,３'、同じ比較ビッ
ト線５,５'に共通に接続されるようにしている。

【００１７】以上の説明から分かるように、従来のアド
レス比較回路では、アドレス比較動作の度に、一致信号
線２０の充放電を行っている。

【００１８】

【発明が解決しようとする課題】以上説明したような連
想メモリセルから構成され、かつプロセスＩＤを有する
ＴＬＢにおいて使用されるアドレス比較回路において
は、その実際の使用場面を考えるとタスク切り換え時に
プロセスＩＤレジスタの内容が変化するとき以外はプロ
セスＩＤは変化しないものであるにも関わらず、仮想ア
ドレスの上位ビットの比較と同時にプロセスＩＤの比較
も行われ、また、実メモリへのアクセスの度にこのよう
な比較が行われるので、プロセスＩＤ比較部での電力消
費量が無視できなくなり、消費電力が増加するというと
いう問題点がある。また、比較対象のアドレスが、プロ
セスＩＤと仮想アドレスの上位ビットとであってビット
数が多く、一致信号線が長くなって配線容量が増加し、
充電（プリチャージ）すべきまた放電すべき電荷が増加
し、その分、さらに消費電力が増大するという問題点も
ある。

【００１９】本発明の目的は、プロセスＩＤを導入した
ＴＬＢなどに使用されるアドレス比較回路であって、消
費電力が低減されたものを提供することにある。

【００２０】

【課題を解決するための手段】本発明のアドレス比較回
路は、相対的に小さな頻度で変化する情報である第１の
情報及び相対的に大きな頻度で変化する情報である第２
の情報と、第１の情報に対応する部分と第２の情報に対
応する部分とから構成され記憶装置に記憶された対応す
る比較対象情報と、を比較し、一致・不一致を示す一致
信号を生成するアドレス比較回路において、第１の情報
と比較対象情報の第１の情報に対応する部分を比較して
第１の信号線のレベルを変化させる第１の比較手段と、
第２の情報と比較対象情報の第２の情報に対応する部分
を比較して第２の信号線のレベルを変化させる第２の比
較手段と、第１の情報の変化の有無を示す変化検出信号
に基づき、第１の信号線のレベルを保持する保持手段
と、保持手段の出力が不一致を表すものであるとき、第
２の信号線のレベルを不一致を表す側に変化させるゲー
ト手段と、変化検出信号に基づき、第１の情報に変化が
ない場合に、第１の比較手段の消費電力を削減する消費
電力削減手段と、を有する。

【００２１】本発明において、第１の情報とは、典型的
にはプロセスＩＤであり、第２の情報とは、典型的に
は、仮想アドレスである。

【００２２】すなわち本発明は、上述の欠点を解決する
ために、従来技術で追加されたプロセスＩＤ比較部（第
１の比較手段）と仮想アドレス比較部（第２の比較手
段）を分離し、プロセスＩＤレジスタの書き換えを検出
する信号（変化検出信号）を用いてプロセスＩＤの比較
をタスク切り換え動作時のみ実行し、通常はその比較結
果を保持するラッチ（保持手段）を設けるとともに、そ
のラッチ出力に応じて仮想アドレス一致信号の制御を行
うゲート（ゲート手段）と、同一タスク（同一プロセス
ＩＤ）の時はプロセスＩＤ比較部の充放電を停止させる
論理ゲート（消費電力削減手段）を有している。

【００２３】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。

【００２４】《第１の実施形態》図１は、本発明の第１
の実施形態のアドレス比較回路の構成を示す回路図であ
る。このアドレス比較回路は、図４を用いて説明した従
来のアドレス比較回路と同様のものであるが、同一のワ
ード線２に接続する一連の連想メモリセル１₁〜１_nがプ
ロセスＩＤ比較部に対応するものと仮想アドレス比較部
に対応するものとに分けられているとして、プロセスＩ
Ｄ比較部１４と仮想アドレス比較部１５の境界にあたる
位置にラッチ部２１が設けられ、一致信号線がプロセス
ＩＤ一致信号線７と仮想アドレス一致信号線８とに分け
られ、比較制御線６のほかにプロセスＩＤ比較制御線
６'が設けられている点で相違する。

【００２５】仮想アドレス比較部１５に属する各連想メ
モリセルは、その内部構成自体は図４に示す連想メモリ
セルと同じであり、ワード線２、ビット線３,３'、比較
ビット線５,５'及び比較制御線６に接続し、さらに、一
致信号線の代わりに仮想アドレス一致信号線８に接続し
ている。同様に、プロセスＩＤ比較部１４に属する各連
想メモリセルは、その内部構成自体は図４に示す連想メ
モリセルと同じであり、ワード線２、ビット線３,３'及
び比較ビット線５,５'に接続し、さらに、比較制御線６
の代わりにプロセスＩＤ比較制御線６'に接続し、一致
信号線の代わりにプロセスＩＤ一致信号線７に接続して
いる。プロセスＩＤ一致信号線７は、プリチャージ制御
線４によってゲート制御されるトランジスタＴ０を介し
て、電源線に接続されている。

【００２６】ラッチ部２１は、インバータＩ９と、反転
出力ラッチ１０と、ＮＡＮＤゲートＮ０と、３個のトラ
ンジスタＴ９〜Ｔ１１とを有し、プロセスＩＤ変化検出
線１１が入力している。トランジスタＴ９〜Ｔ１１は、
トランジスタＴ９が電源線側になるように、チャネルが
直列接続され、電源線と接地電位との間に挿入されてい
る。トランジスタＴ９のゲートはプリチャージ制御線４
が入力し、トランジスタＴ１０のゲートには反転出力ラ
ッチ１０の出力が入力し、トランジスタＴ１１のゲート
は比較制御線６に接続している。そして、トランジスタ
Ｔ９とトランジスタＴ１０との接続点に、仮想アドレス
一致信号線８が接続している。

【００２７】ＮＡＮＤゲートＮ０は、比較制御線６とプ
ロセスＩＤ変化検出線１１を入力として、ラッチ制御線
９を出力し、このラッチ制御線９上の信号をインバータ
Ｉ９で反転させたものが、プロセスＩＤ比較制御線６'
に出力される。ラッチ制御線９は、反転出力ラッチ１０
にも入力する。この実施形態では、プロセスＩＤ変化検
出線１１は、プロセスＩＤが変化したとき、すなわちタ
スク切り換えが起きたときにハイとなり、その他のとき
はロウである信号線である。プロセスＩＤが変化したか
どうかは、例えば、プロセスＩＤレジスタの内容が変化
したか、あるいは、プロセスＩＤレジスタに対して書き
込みが行われたかどうかによって、検出することができ
る。

【００２８】反転出力ラッチ１０は、３個のインバータ
Ｉ４〜Ｉ６と２個のトライステートインバータＩ７,Ｉ
８とから構成されている。インバータＩ４はラッチ制御
線９上の信号を反転するものであり、ラッチ制御線９及
びインバータ４の出力によって、各トライステートイン
バータＩ７,Ｉ８の出力状態が制御されるようになって
いる。すなわち、ラッチ制御線９がハイのとき、一方の
トライステートインバータＩ７が出力状態となり、他方
のトライステートインバータＩ８がハイインピーダンス
となり、ラッチ制御線９がロウのとき、一方のトライス
テートインバータＩ７がハイインピーダンスとなり、他
方のトライステートインバータＩ８が出力状態となるよ
うに、接続されている。トライステートインバータＩ７
とインバータＩ５とは相互にたすきがけ接続されてお
り、これによって、１ビット分のデータを保持できるよ
うになっている。インバータＩ５の出力（トライステー
トインバータＩ７の入力）は、インバータＩ６を介し
て、この反転出力ラッチ１０の出力として、トランジス
タＴ１０のゲートに接続している。また、プロセスＩＤ
一致信号線７がトライステートインバータＩ８の入力に
接続し、このトライステートインバータＩ８の出力がイ
ンバータＩ５の入力（トライステートインバータＩ７の
出力）に接続している。

【００２９】このアドレス比較回路では、図４に示す従
来のアドレス比較回路の場合と同じ連想メモリセル動作
にしたがい、プロセスＩＤ比較部１４でプロセスＩＤを
比較する。プロセスＩＤが一致している場合には、プロ
セスＩＤ一致信号７がハイとなり、不一致であればプロ
セスＩＤ一致信号７がロウとなる。

【００３０】一方、反転出力ラッチ１０では、ラッチ制
御線９がハイの時に、トライステートインバータＩ８が
ハイインピーダンスとなることにより、入力が保持さ
れ、この保持された値はインバータＩ６で反転されたト
ランジスタＴ１０のゲートに入力する。ラッチ制御線が
ロウの場合、トライステートインバータＩ８が出力状
態、トライステートインバータＩ７がハイインピーダン
スとなることにより、入力（プロセスＩＤ一致信号線７
上の信号）が反転して出力される（この場合は、反転出
力スルーラッチが構成されることになる）。

【００３１】このように構成されたラッチ部２１では、
プロセスＩＤ変化検出線１１がハイであってかつ比較制
御線６がハイのときに、ＮＡＮＤゲートＮ０の出力すな
わちラッチ制御線９がロウとなり、反転出力ラッチ１０
が反転スルー動作を行うことになる。その結果、反転出
力ラッチ１０からは、プロセスＩＤの比較結果（プロセ
スＩＤ一致信号線７上の信号）を反転した信号が出力さ
れる。一方、比較制御線６及びプロセスＩＤ変化検出線
１１の少なくとも一方がロウの時には、ＮＡＮＤゲート
Ｎ０の出力（ラッチ制御線９）がハイとなり、反転出力
ラッチ１０は、直前にラッチ制御線９がロウであったと
きの状態を保持する。反転出力ラッチ１０の出力は、プ
ロセスＩＤの比較結果の反転状態を保持し、プロセスＩ
Ｄの比較結果が一致（ハイ）のときロウ、不一致（ロ
ウ）のときハイのままとなる。

【００３２】上述したように、反転出力ラッチ１０の出
力は、仮想アドレス一致信号線８が接続されたトランジ
スタＴ１０に接続しており、プロセスＩＤの比較結果が
不一致であればトランジスタＴ１０がオンとなり、仮想
アドレスの比較結果によらず、仮想アドレス一致信号線
８がロウとなる。プロセスＩＤの比較結果が一致の場
合、トランジスタＴ１０がオフとなり、仮想アドレスの
比較結果にしたがって仮想アドレス一致信号線８の状態
が決定する。すなわち、仮想アドレスが一致の場合にハ
イとなり、不一致の場合にロウとなる。

【００３３】さらに本実施の形態の場合、プロセスＩＤ
変化検出信号線１１がハイで比較制御線６がハイの場合
（プロセスＩＤの比較動作を行う場合）、インバータＩ
９によりＮＡＮＤゲートＮ０の出力がさらに反転され、
プロセスＩＤ比較制御線６'がハイとなる。プロセスＩ
Ｄ比較部では、各連想メモリセルがプロセスＩＤ比較制
御線６'に接続していることにより、各連想メモリセル
がアクティブとなって、プロセスＩＤの比較が行われ
る。これに対し、比較制御線６がハイであってもプロセ
スＩＤ変化検出線１１がロウの場合（プロセスＩＤの比
較動作を行わない場合）、プロセスＩＤ比較制御線６'
がロウとなるから、連想メモリセルは非活性状態とな
る。連想メモリセル動作が停止すると、プロセスＩＤ一
致信号線７にプリチャージされた電荷の放電経路が存在
せず、したがって、プロセスＩＤ信号線７に一旦充電さ
れた電荷は放電せず、プロセスＩＤ比較部１４は電力を
消費しなくなる。

【００３４】《第２の実施形態》次に、本発明の第２の
実施形態について、図２を用いて説明する。この第２の
実施形態のアドレス比較回路は、第１の実施形態のアド
レス比較回路と比べ、各連想メモリセルの構成が異なっ
ているとともに、各連想メモリセル１２₁〜１２_nに対す
る比較ビット線の与え方において異なっている。

【００３５】各連想メモリセル１２₁〜１２_nは、第１の
実施形態での連想メモリセル１₁〜１_nから、接地電位へ
の電流経路に挿入されたトランジスタＴ７,Ｔ８を除い
た構成のものである。この取り除かれたトランジスタＴ
７,Ｔ８のゲートには、本来、比較制御線６が接続され
ていたことにより、本実施形態での各連想メモリセル１
２₁〜１２_nは、比較制御線６には直接は接続されていな
い。また、第１の実施形態でのプロセスＩＤ比較制御線
６'に該当する制御線も設けられていない。その代わり
に、各列の連想メモリセルに対する内部比較ビット線に
よって、連想メモリセルに比較動作を行わせるかどうか
を制御できるようにしている。

【００３６】すなわち、各列ごとに、連想メモリセルの
トランジスタＴ５,Ｔ６のゲートは、それぞれ内部比較
ビット線２２,２２'に接続しており、この内部比較ビッ
ト線２２,２２'は、それぞれ、３入力のＡＮＤゲートＡ
０,Ａ１の出力に接続している。ＡＮＤゲートＡ０の３
つの入力は、それぞれ、比較ビット線５、比較制御線６
及びプロセスＩＤ変化検出線１１に接続している。ま
た、比較ビット線５上の信号を反転して出力するインバ
ータＩ３が設けられており、ＡＮＤゲートＡ０の３つの
入力は、それぞれ、インバータＩ３の出力、比較制御線
６及びプロセスＩＤ変化検出線１１に接続している。

【００３７】このように構成することにより、プロセス
ＩＤ変化検出線１１と比較制御線６の両方がハイの時
に、比較ビット線上の信号すなわち比較信号とこの比較
信号を反転した信号が連想メモリセルに供給され、比較
が行われる。比較制御線６及びプロセスＩＤ変化検出線
１１の少なくとも一方がロウの場合には、ＡＮＤゲート
Ａ０,Ａ１の出力がともにロウとなって、連想メモリセ
ルにおいてトランジスタＴ５,Ｔ６のゲートがロウとな
り、連想メモリセルは動作しなくなる。

【００３８】上述の第１の実施形態と比べた場合、この
第２の実施形態のアドレス比較回路では、連想メモリセ
ルごとにトランジスタが２個減少しており、また、各種
制御線の配線が少なくなるので、レイアウト面積を小さ
くすることができる。

【００３９】

【発明の効果】以上説明したように本発明では、プロセ
スＩＤを比較してプロセスＩＤが一致しているかいない
かを示すプロセスＩＤ一致信号線と、仮想アドレス（の
上位ビット）を比較して仮想アドレスが一致しているか
いないかを示す仮想アドレス一致信号線とを分離し、プ
ロセスＩＤが変化しない間、すなわちタスク切り換えが
ない間はプロセスＩＤ比較部での比較結果をラッチ部で
保持し、プロセスＩＤ比較部での比較動作を停止させる
ことにより、消費電力を抑えることができるという効果
がある。

【００４０】例えば、周波数ｆＨｚで動作するＴＬＢ
（マイクロプロセッサ）において、Ｔ _inter秒ごとにタ
スク切り換えが発生する場合、ＴＬＢのプロセスＩＤ比
較部の単位時間当たり消費電力をＰ_TLB、本発明によっ
て追加された回路（ラッチ部など）の単位時間当たり消
費電力をＰ_LATCHとすると、理論上、単位時間当たりＴ_inter×ｆ×Ｐ_TLB−Ｐ_LATCH だけ、本発明によって消費電力が減少する。実際には、
リーク電流による減少が少なくなったり、一致信号線の
長さが変わることから容量が異なるので、本発明によっ
て低減する消費電力は、ここで述べた理論上の値とは異
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のアドレス比較回路を
示す回路図である。

【図２】本発明の第２の実施形態のアドレス比較回路を
示す回路図である。

【図３】ＴＬＢの構成を示すブロック図である。

【図４】従来のアドレス比較回路の構成を示す回路図で
ある。

【符号の説明】

１₁〜１_n,１２₁〜１２_n 連想メモリセル２ワード線３,３' ビット線４プリチャージ制御線５,５' 比較ビット線６比較制御線６' プロセスＩＤ比較制御線７プロセスＩＤ一致信号線８仮想アドレス一致信号線９ラッチ制御線１０反転出力ラッチ１１プロセスＩＤ変化検出線１３ＴＬＢｌ４プロセスＩＤ比較部１５仮想アドレス比較部１６物理アドレス格納部１７プロセスＩＤレジスタ１８仮想アドレス１９物理アドレス２０一致信号線２１ラッチ部２２,２２' 内部比較ビット線

Claims

(57)【特許請求の範囲】

【請求項１】相対的に小さな頻度で変化する情報であ
る第１の情報及び相対的に大きな頻度で変化する情報で
ある第２の情報と、前記第１の情報に対応する部分と前
記第２の情報に対応する部分とから構成され記憶装置に
記憶された対応する比較対象情報と、を比較し、一致・
不一致を示す一致信号を生成するアドレス比較回路にお
いて、前記第１の情報と前記比較対象情報の第１の情報に対応
する部分を比較して第１の信号線のレベルを変化させる
第１の比較手段と、前記第２の情報と前記比較対象情報の第２の情報に対応
する部分を比較して第２の信号線のレベルを変化させる
第２の比較手段と、前記第１の情報の変化の有無を示す変化検出信号に基づ
き、前記第１の信号線のレベルを保持する保持手段と、前記保持手段の出力が不一致を表すものであるとき、前
記第２の信号線のレベルを不一致を表す側に変化させる
ゲート手段と、前記変化検出信号に基づき、前記第１の情報に変化がな
い場合に、前記第１の比較手段の消費電力を削減する消
費電力削減手段と、を有することを特徴とするアドレス
比較回路。
【請求項２】前記第１の比較手段及び前記第２の比較
手段が、それぞれ、複数の連想メモリセルから構成され
ている請求項１に記載のアドレス比較回路。
【請求項３】前記第１の信号線に、前記連想メモリセ
ルと、前記第１の信号線をプリチャージする第１のプリ
チャージ回路が接続し、いずれかの連想メモリセルにお
いて不一致となったときにその連想メモリセルが前記第
１の信号線の電荷を放電し、前記第２の信号線に、前記連想メモリセルと、前記第２
の信号線をプリチャージする第２のプリチャージ回路が
接続し、いずれかの連想メモリセルにおいて不一致とな
ったときにその連想メモリセルが前記第２の信号線の電
荷を放電し、放電による信号線の電位の変化によって、一致・不一致
が判別される請求項２に記載のアドレス比較回路。
【請求項４】前記消費電力削減手段は、前記連想メモ
リセル内での接地点への電流経路を遮断することによ
り、前記第１の比較手段の消費電力を削減する、請求項
２または３に記載のアドレス比較回路。