JPH0679297B2 - 順序記憶制御回路 - Google Patents
順序記憶制御回路Info
- Publication number
- JPH0679297B2 JPH0679297B2 JP62029292A JP2929287A JPH0679297B2 JP H0679297 B2 JPH0679297 B2 JP H0679297B2 JP 62029292 A JP62029292 A JP 62029292A JP 2929287 A JP2929287 A JP 2929287A JP H0679297 B2 JPH0679297 B2 JP H0679297B2
- Authority
- JP
- Japan
- Prior art keywords
- area
- circuit
- storage
- order
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
- G06F12/125—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list being generated by decoding an array or storage
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中央処理装置と主記憶装置の中間に位置し、複
数の領域に分割された高速記憶装置と主記憶装置とのデ
ータ置換の対象となる前記複数領域の置換順序を制御す
る順序記憶制御回路に関する。
数の領域に分割された高速記憶装置と主記憶装置とのデ
ータ置換の対象となる前記複数領域の置換順序を制御す
る順序記憶制御回路に関する。
コンピュータシステム（Computer System）において中
央処理装置のの処理速度の向上によって、中央処理装置
と各周辺装置とを結んでいるバス（Bus）の速度が追い
付けなくなって来ている。そのため中央処理装置と記憶
装置とのデータの授受を速くし、中央処理装置の機能を
十分に引き出せるように、処理速度の速い記憶装置を中
央処理装置とバス（Bus）との間に加えることが必要と
なった。しかし、そのような記憶装置は値段が高く記憶
容量を大きく出来ないため、小容量なものを用いて必要
なデータを貯えておき、不要なデータはバス（Bus）を
通した安価で大容量な主記憶装置に入れておく。このと
き、必要なデータと不要なデータとを置換する方法とし
て、高速な記憶装置をいくつかの領域に分け、中央処理
装置によって使用された領域の順序を記憶しておき、順
序が最も古い領域のデータを置換するようにしている。
央処理装置のの処理速度の向上によって、中央処理装置
と各周辺装置とを結んでいるバス（Bus）の速度が追い
付けなくなって来ている。そのため中央処理装置と記憶
装置とのデータの授受を速くし、中央処理装置の機能を
十分に引き出せるように、処理速度の速い記憶装置を中
央処理装置とバス（Bus）との間に加えることが必要と
なった。しかし、そのような記憶装置は値段が高く記憶
容量を大きく出来ないため、小容量なものを用いて必要
なデータを貯えておき、不要なデータはバス（Bus）を
通した安価で大容量な主記憶装置に入れておく。このと
き、必要なデータと不要なデータとを置換する方法とし
て、高速な記憶装置をいくつかの領域に分け、中央処理
装置によって使用された領域の順序を記憶しておき、順
序が最も古い領域のデータを置換するようにしている。
まず、４つの領域に対しての順序記憶のアルゴリズムを
第２図，第３図を用いて説明する。
第２図，第３図を用いて説明する。
第２図の様に、４つの領域間を結ぶ６本の矢印によって
領域間の順序記憶が表現出来る。つまり、各領域毎に自
分をさしている矢印の向きの数で古さ加減（順序）が定
義できる。たとえば、矢印３本がすべて自分を向いてい
る領域が最も古く、一方矢印３本がすべて自分から出て
いる領域が最も新しい。第２図では領域１が最も古く、
領域４が最も新しく、そして古さの順番は1,2,3,4とな
る。６本の矢印の向きの状態は、６ビットの２進情報
（a,b,c,d,e,f）で表現できる。この時、番号の大きい
領域から小さい領域への矢印を“0"とし、その逆の場合
を“1"として定義する。
領域間の順序記憶が表現出来る。つまり、各領域毎に自
分をさしている矢印の向きの数で古さ加減（順序）が定
義できる。たとえば、矢印３本がすべて自分を向いてい
る領域が最も古く、一方矢印３本がすべて自分から出て
いる領域が最も新しい。第２図では領域１が最も古く、
領域４が最も新しく、そして古さの順番は1,2,3,4とな
る。６本の矢印の向きの状態は、６ビットの２進情報
（a,b,c,d,e,f）で表現できる。この時、番号の大きい
領域から小さい領域への矢印を“0"とし、その逆の場合
を“1"として定義する。
従って、第２図の４つの領域の古さの順序（1,2,3,4の
順に古い）は、６ビットと２進情報（a,b,c,d,e,f）が
各々（0,0,0,0,0,0）となった状態で表現できる。
順に古い）は、６ビットと２進情報（a,b,c,d,e,f）が
各々（0,0,0,0,0,0）となった状態で表現できる。
状態の更新は、ある領域が使用されると、その領域に向
いている矢印をすべて逆にすることで行われる。たとえ
ば、今、第２図の状態にあったものが領域１が使用され
ると第３図のようになり、領域２が最も古くなって、こ
の時の２進情報（a,b,c,d,e,f）は（1,1,1,0,0,0）とな
る。
いている矢印をすべて逆にすることで行われる。たとえ
ば、今、第２図の状態にあったものが領域１が使用され
ると第３図のようになり、領域２が最も古くなって、こ
の時の２進情報（a,b,c,d,e,f）は（1,1,1,0,0,0）とな
る。
今まで順序記憶のアルゴリズムについて説明した来た
が、このアルゴリズムを実現した従来の順序記憶回路を
第５図に示す。
が、このアルゴリズムを実現した従来の順序記憶回路を
第５図に示す。
第５図において、10は６ビットの２進情報（a,b,c,d,e,
f）の記憶回路群であり、11は６ビットの記憶回路の２
進情報を受けて最も古い領域の番号に対してのみ出力が
“1"となる様に構成した回路である（以下最古領域検出
回路と称する）。また、A9からA14はインバータであ
り、最古領域検出回路11は３入力NAND回路B13〜B16及び
インバータA15〜A18で構成されている。その出力O1〜O4
の出力をもとに、主記憶装置とのデータ置換する領域が
設定されるわけである。
f）の記憶回路群であり、11は６ビットの記憶回路の２
進情報を受けて最も古い領域の番号に対してのみ出力が
“1"となる様に構成した回路である（以下最古領域検出
回路と称する）。また、A9からA14はインバータであ
り、最古領域検出回路11は３入力NAND回路B13〜B16及び
インバータA15〜A18で構成されている。その出力O1〜O4
の出力をもとに、主記憶装置とのデータ置換する領域が
設定されるわけである。
尚、３入力NAND回路の入力は第２図，第３図で示した様
なアルゴリズムをもとに、各々の領域が単独に最古とな
りうる様に入力が選択されている。
なアルゴリズムをもとに、各々の領域が単独に最古とな
りうる様に入力が選択されている。
以下、第５図の従来例の動作を説明する。
記憶回路群10の６ビットの２進情報（a,b,c,d,e,f）が
（0,0,0,0,0,0）という情報をもっていれば、最古領域
検出回路11の出力O1〜O4のうちO1のみが“1"となる。つ
まり、領域１が最も古いということを表わしている。ま
た、記憶回路群10の６ビットの２進情報（a,b,c,d,e,
f）が（1,1,1,0,0,0）であれば、最古領域検出回路の出
力O1〜O4のうちのO2のみが“1"となる。つまり領域２が
最も古いということを表わしている。
（0,0,0,0,0,0）という情報をもっていれば、最古領域
検出回路11の出力O1〜O4のうちO1のみが“1"となる。つ
まり、領域１が最も古いということを表わしている。ま
た、記憶回路群10の６ビットの２進情報（a,b,c,d,e,
f）が（1,1,1,0,0,0）であれば、最古領域検出回路の出
力O1〜O4のうちのO2のみが“1"となる。つまり領域２が
最も古いということを表わしている。
一方、第４図に示す様な矢印の向きになったとき、自分
を向いている矢印の数が最も多いのは領域１と２で各々
２本である。最古領域の状態を示す矢印３本がすべて自
分を向いている領域はない。この場合、６ビットの２進
情報（a,b,c,d,e,f）は（1,0,0,0,1,0）となり、第５図
の最古領域検出回路11の出力O1〜O4は全て“0"になる。
つまり、６ビットの２進情報（a,b,c,d,e,f）の状態に
よっては最古領域が存在しないことがある。
を向いている矢印の数が最も多いのは領域１と２で各々
２本である。最古領域の状態を示す矢印３本がすべて自
分を向いている領域はない。この場合、６ビットの２進
情報（a,b,c,d,e,f）は（1,0,0,0,1,0）となり、第５図
の最古領域検出回路11の出力O1〜O4は全て“0"になる。
つまり、６ビットの２進情報（a,b,c,d,e,f）の状態に
よっては最古領域が存在しないことがある。
前述した様に最古領域検出回路では最古領域を特定でき
ない様な記憶回路の６ビットの２進情報が存在すること
になる。
ない様な記憶回路の６ビットの２進情報が存在すること
になる。
通常、記憶回路はフリップフロップ回路で構成され電源
投入後などは、“1",“0"のどちらかの情報を持ってい
るかわからない。従って、従来の順序記憶回路は、電源
投入後などのビットの情報が確定していない様な場合に
は、最古領域が存在しない様な状態になり、主記憶装置
とのデータ置換ができなくなって誤動作してしまうとい
う欠点があった。
投入後などは、“1",“0"のどちらかの情報を持ってい
るかわからない。従って、従来の順序記憶回路は、電源
投入後などのビットの情報が確定していない様な場合に
は、最古領域が存在しない様な状態になり、主記憶装置
とのデータ置換ができなくなって誤動作してしまうとい
う欠点があった。
本発明の目的は、前述した欠点を改良し、最古もしくは
最新の領域が存在しない状態になった時、かかる状態を
検出して任意の領域に対して強制的に最古もしくは最新
の状態に設定してしまう回路を提供することにある。
最新の領域が存在しない状態になった時、かかる状態を
検出して任意の領域に対して強制的に最古もしくは最新
の状態に設定してしまう回路を提供することにある。
主記憶装置からの当面の処理実行用の複数のデータの各
々を分割した複数の領域の各々に一時格納する高速記憶
装置に格納された前記データ対応の複数の格納データの
予め定めた優先順序にしたがって最低優先度の前記格納
データと前記主記憶装置の他のデータとの置換制御を行
うための前記優先順序の情報を記憶する順序記憶回路を
備える順序記憶制御回路において、前記優先順序におけ
る最高優先度の第１の格納データを格納した前記高速記
憶装置の第１の領域を検出する最高優先度領域検出回路
と、前記最低優先度の第２の格納データを格納した前記
高速記憶装置の第２の領域を検出する最低優先度領域検
出回路と、前記第１および第２の領域のいずれも検出さ
れない状態である領域不確定状態を検出し領域不確定信
号を発生する領域不確定検出回路と、前記領域不確定信
号の供給に応答して前記複数の領域のうちの特定領域を
前記第１あるいは第２の領域のいずれかにに強制的に設
定する領域設定回路と、前記特定領域の前記強制的な設
定に連動して前記順序記憶回路に設定された前記優先順
序の情報を更新させる順序更新回路とを備えて構成され
る。
々を分割した複数の領域の各々に一時格納する高速記憶
装置に格納された前記データ対応の複数の格納データの
予め定めた優先順序にしたがって最低優先度の前記格納
データと前記主記憶装置の他のデータとの置換制御を行
うための前記優先順序の情報を記憶する順序記憶回路を
備える順序記憶制御回路において、前記優先順序におけ
る最高優先度の第１の格納データを格納した前記高速記
憶装置の第１の領域を検出する最高優先度領域検出回路
と、前記最低優先度の第２の格納データを格納した前記
高速記憶装置の第２の領域を検出する最低優先度領域検
出回路と、前記第１および第２の領域のいずれも検出さ
れない状態である領域不確定状態を検出し領域不確定信
号を発生する領域不確定検出回路と、前記領域不確定信
号の供給に応答して前記複数の領域のうちの特定領域を
前記第１あるいは第２の領域のいずれかにに強制的に設
定する領域設定回路と、前記特定領域の前記強制的な設
定に連動して前記順序記憶回路に設定された前記優先順
序の情報を更新させる順序更新回路とを備えて構成され
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の順序記憶制御回路の回路図
である。
である。
第１図において、最新の領域を検出する回路５（以下、
最新領域検出回路と称する）はB1〜B4の３入力NAND回路
で構成され、最古領域検出回路６はB5〜B8の３入力NAND
回路で構成され、最古もしくは最新の領域が存在しない
状態を検出する回路７（以下、領域不確定検出回路と称
する）はB9〜B11のNAND回路で構成され、もし最古もし
くは最新の領域が存在しない状態になったときに、強制
的に最古領域が設定されてしまう回路８（以下、最古領
域設定回路と称する）はC1〜C3のNOR回路，インバータA
7,B12のNAND回路から構成される。また、最古もしくは
最新の領域が存在しない状態になったとき、領域の順序
記憶をしておく６ビットの記憶回路を強制的に書き直し
てしまう回路９（以下、順序更新回路と称する）は書込
み制御信号φWEと領域不確定検出回路の出力を入力とす
るAND回路D1及びインバータA8から構成される。
最新領域検出回路と称する）はB1〜B4の３入力NAND回路
で構成され、最古領域検出回路６はB5〜B8の３入力NAND
回路で構成され、最古もしくは最新の領域が存在しない
状態を検出する回路７（以下、領域不確定検出回路と称
する）はB9〜B11のNAND回路で構成され、もし最古もし
くは最新の領域が存在しない状態になったときに、強制
的に最古領域が設定されてしまう回路８（以下、最古領
域設定回路と称する）はC1〜C3のNOR回路，インバータA
7,B12のNAND回路から構成される。また、最古もしくは
最新の領域が存在しない状態になったとき、領域の順序
記憶をしておく６ビットの記憶回路を強制的に書き直し
てしまう回路９（以下、順序更新回路と称する）は書込
み制御信号φWEと領域不確定検出回路の出力を入力とす
るAND回路D1及びインバータA8から構成される。
以下、第１図の動作を説明する。
まず、記憶回路（a,b,c,d,e,f）から（1,0,0,0,1,0）が
出力されると、第４図でも説明した様に最古及び最新の
領域が特定できなくなる。つまり、最新領域検出回路５
及び最古領域検出回路６である３入力NANDのB1〜B8の出
力は全て“1"となり、最古及び最新の領域が特定できな
い状態となる。また、このとき領域不確定検出回路の出
力は“1"となり、最古領域設定回路を駆動してその出力
O1〜O4のうちO4のみを“1"とする。つまり、強制的に領
域４を最古としてしまう。
出力されると、第４図でも説明した様に最古及び最新の
領域が特定できなくなる。つまり、最新領域検出回路５
及び最古領域検出回路６である３入力NANDのB1〜B8の出
力は全て“1"となり、最古及び最新の領域が特定できな
い状態となる。また、このとき領域不確定検出回路の出
力は“1"となり、最古領域設定回路を駆動してその出力
O1〜O4のうちO4のみを“1"とする。つまり、強制的に領
域４を最古としてしまう。
領域４が最古であると認識されると、領域４の不要デー
タと主記憶装置の必要なデータと置換されることにな
る。また、領域４が最古と認識されると、６ビットの２
進情報も領域４が最新領域となる様強制的に書き換える
必要がある。その書き換えを行うのが順序更新回路で、
φWEという書込み制御信号により制御されて６ビットの
記憶回路（a,b,c,d,e,f）は、（0,0,0,0,0,0）に書き換
えられる。
タと主記憶装置の必要なデータと置換されることにな
る。また、領域４が最古と認識されると、６ビットの２
進情報も領域４が最新領域となる様強制的に書き換える
必要がある。その書き換えを行うのが順序更新回路で、
φWEという書込み制御信号により制御されて６ビットの
記憶回路（a,b,c,d,e,f）は、（0,0,0,0,0,0）に書き換
えられる。
これは、第２図でも説明した通り、領域1,2,3,4の順に
古くなり最も新しい領域が４ということになる。記憶回
路（a,b,c,d,e,f）の出力は最新領域検出回路５及び最
古領域検出回路６にフィードバックしているが、最古領
域が４と認識されて記憶回路（a,b,c,d,e,f）が最新領
域４となる様に書き換えられても誤動作しない様に、最
古領域設定回路８の出力O1〜O4は後段でラッチされてい
ることは言うまでもない。
古くなり最も新しい領域が４ということになる。記憶回
路（a,b,c,d,e,f）の出力は最新領域検出回路５及び最
古領域検出回路６にフィードバックしているが、最古領
域が４と認識されて記憶回路（a,b,c,d,e,f）が最新領
域４となる様に書き換えられても誤動作しない様に、最
古領域設定回路８の出力O1〜O4は後段でラッチされてい
ることは言うまでもない。
以上説明した様に本発明は、順序記憶が不確定になって
も、かかる状態を検出して強制的に最古もしくは最新情
報を決定することにより、常に順序記憶が確定されてい
る状態を作ることができるという効果がある。
も、かかる状態を検出して強制的に最古もしくは最新情
報を決定することにより、常に順序記憶が確定されてい
る状態を作ることができるという効果がある。
第１図は本発明の順序記憶制御回路図、第２図及び第３
図は順序記憶状態のアルゴリズムを示す図、第４図は最
新もしくは最古を表現できないような記憶状態のアルゴ
リズムを示す図、第５図は従来の順序記憶制御回路図で
ある。 a,b,c,d,e,f……順序記憶回路、A1〜A23……インバータ
回路、B1〜B16……NAND回路、C1〜C3……NOR回路、D1…
…AND回路、φWL……ワード活性信号、φWE……書込み
制御信号、O1〜O5……最古領域検出信号、１〜４……領
域、５……最新領域検出回路、６……最古領域検出回
路、７……領域不確定検出回路、８……最古領域設定回
路、９……順序更新回路、10……記憶回路群、11……最
古領域検出回路。
図は順序記憶状態のアルゴリズムを示す図、第４図は最
新もしくは最古を表現できないような記憶状態のアルゴ
リズムを示す図、第５図は従来の順序記憶制御回路図で
ある。 a,b,c,d,e,f……順序記憶回路、A1〜A23……インバータ
回路、B1〜B16……NAND回路、C1〜C3……NOR回路、D1…
…AND回路、φWL……ワード活性信号、φWE……書込み
制御信号、O1〜O5……最古領域検出信号、１〜４……領
域、５……最新領域検出回路、６……最古領域検出回
路、７……領域不確定検出回路、８……最古領域設定回
路、９……順序更新回路、10……記憶回路群、11……最
古領域検出回路。
Claims (3)
- 【請求項１】主記憶装置からの当面の処理実行用の複数
のデータの各々を分割した複数の領域の各々に一時格納
する高速記憶装置に格納された前記データ対応の複数の
格納データの予め定めた優先順序にしたがって最低優先
度の前記格納データと前記主記憶装置の他のデータとの
置換制御を行うための前記優先順序の情報を記憶する順
序記憶回路を備える順序記憶制御回路において、 前記優先順序における最高優先度の第１の格納データを
格納した前記高速記憶装置の第１の領域を検出する最高
優先度領域検出回路と、 前記最低優先度の第２の格納データを格納した前記高速
記憶装置の第２の領域を検出する最低優先度領域検出回
路と、 前記第１および第２の領域のいずれも検出されない状態
である領域不確定状態を検出し領域不確定信号を発生す
る領域不確定検出回路と、 前記領域不確定信号の供給に応答して前記複数の領域の
うちの特定領域を前記第１あるいは第２の領域のいずれ
かにに強制的に設定する領域設定回路と、 前記特定領域の前記強制的な設定に連動して前記順序記
憶回路に設定された前記優先順序の情報を更新させる順
序更新回路とを備えることを特徴とする順序記憶制御回
路。 - 【請求項２】前記第２の格納データが前記複数の格納デ
ータのうち前記中央処理装置により最も古くアクセスさ
れた格納データであり、前記領域設定回路が前記特定領
域を前記第２の領域に設定することを特徴とする特許請
求範囲の（１）項に記載の順序記憶制御回路。 - 【請求項３】前記順序更新回路が前記第２の領域に設定
された前記特定領域を最も新しい格納データの格納領域
として前記優先順序の情報を更新することを特徴とする
特許請求範囲の（１）項に記載の順序記憶制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029292A JPH0679297B2 (ja) | 1987-02-09 | 1987-02-09 | 順序記憶制御回路 |
| US07/153,891 US4905139A (en) | 1987-02-09 | 1988-02-09 | Cache memory system with improved re-writing address determination scheme involving history of use |
| EP88101875A EP0278478A3 (en) | 1987-02-09 | 1988-02-09 | Cache memory system with improved re-writing address determination scheme |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029292A JPH0679297B2 (ja) | 1987-02-09 | 1987-02-09 | 順序記憶制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63195753A JPS63195753A (ja) | 1988-08-12 |
| JPH0679297B2 true JPH0679297B2 (ja) | 1994-10-05 |
Family
ID=12272169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62029292A Expired - Fee Related JPH0679297B2 (ja) | 1987-02-09 | 1987-02-09 | 順序記憶制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4905139A (ja) |
| EP (1) | EP0278478A3 (ja) |
| JP (1) | JPH0679297B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140690A (en) * | 1988-06-14 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Least-recently-used circuit |
| US5353425A (en) * | 1992-04-29 | 1994-10-04 | Sun Microsystems, Inc. | Methods and apparatus for implementing a pseudo-LRU cache memory replacement scheme with a locking feature |
| US5530823A (en) * | 1992-05-12 | 1996-06-25 | Unisys Corporation | Hit enhancement circuit for page-table-look-aside-buffer |
| US5471605A (en) * | 1992-08-27 | 1995-11-28 | Intel Corporation | Apparatus for updating a multi-way set associative cache memory status array |
| US5604889A (en) * | 1994-06-15 | 1997-02-18 | Texas Instruments Incorporated | Memory management system for checkpointed logic simulator with increased locality of data |
| US5606688A (en) * | 1994-08-31 | 1997-02-25 | International Business Machines Corporation | Method and apparatus for dynamic cache memory allocation via single-reference residency times |
| US5897651A (en) * | 1995-11-13 | 1999-04-27 | International Business Machines Corporation | Information handling system including a direct access set associative cache and method for accessing same |
| JP3953903B2 (ja) | 2002-06-28 | 2007-08-08 | 富士通株式会社 | キャッシュメモリ装置、及び、参照履歴のビット誤り検出方法 |
| US8183888B2 (en) * | 2010-05-03 | 2012-05-22 | Elpida Memory, Inc. | Parity unit using 3-input NANDs |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5450240A (en) * | 1977-09-28 | 1979-04-20 | Hitachi Ltd | Information processing unit |
| US4442488A (en) * | 1980-05-05 | 1984-04-10 | Floating Point Systems, Inc. | Instruction cache memory system |
| JPS5724083A (en) * | 1980-07-17 | 1982-02-08 | Nec Corp | Buffer memory |
| JPS6049950B2 (ja) * | 1981-08-27 | 1985-11-06 | 富士通株式会社 | Ｌｒｕエラ−処理方式 |
-
1987
- 1987-02-09 JP JP62029292A patent/JPH0679297B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-09 EP EP88101875A patent/EP0278478A3/en not_active Withdrawn
- 1988-02-09 US US07/153,891 patent/US4905139A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0278478A2 (en) | 1988-08-17 |
| JPS63195753A (ja) | 1988-08-12 |
| US4905139A (en) | 1990-02-27 |
| EP0278478A3 (en) | 1989-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3949369A (en) | Memory access technique | |
| US3469239A (en) | Interlocking means for a multi-processor system | |
| US3333252A (en) | Time-dependent priority system | |
| US4181937A (en) | Data processing system having an intermediate buffer memory | |
| US5485418A (en) | Associative memory | |
| US3786432A (en) | Push-pop memory stack having reach down mode and improved means for processing double-word items | |
| US3949368A (en) | Automatic data priority technique | |
| US4603406A (en) | Power backed-up dual memory system | |
| JPS5924462B2 (ja) | 共有メモリのアクセス制御方式 | |
| JPH0679297B2 (ja) | 順序記憶制御回路 | |
| JPH0362144A (ja) | 情報処理システムのメモリアクセスを速くする方法及びこの方法を実施するためのシステム | |
| EP0315194A2 (en) | Microcomputer capable of accessing continuous addresses for a short time | |
| JPS5926059B2 (ja) | 制御回路 | |
| US5295253A (en) | Cache memory utilizing a two-phase synchronization signal for controlling saturation conditions of the cache | |
| US4956770A (en) | Method and device to execute two instruction sequences in an order determined in advance | |
| US4985826A (en) | Method and device to execute two instruction sequences in an order determined in advance | |
| JPS6077242A (ja) | メモリ書込み回路 | |
| EP0283230B1 (en) | A register circuit | |
| US3984821A (en) | Associative memory using recirculatory shift register cells | |
| US5535358A (en) | Cache memory control circuit and method for controlling reading and writing requests | |
| JPH04302035A (ja) | 割り込み制御装置 | |
| JP3058123B2 (ja) | アドレス比較回路 | |
| JP3074897B2 (ja) | メモリ回路 | |
| JPS59116866A (ja) | 計算機システムの記憶装置 | |
| JP2847729B2 (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |