JPH10125079A - 連想メモリ装置 - Google Patents

連想メモリ装置

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JPH10125079A
JPH10125079A JP8274349A JP27434996A JPH10125079A JP H10125079 A JPH10125079 A JP H10125079A JP 8274349 A JP8274349 A JP 8274349A JP 27434996 A JP27434996 A JP 27434996A JP H10125079 A JPH10125079 A JP H10125079A
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竜 一 籏
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田 正 人 米
Hiroshi Sasama
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    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

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Abstract

(57)【要約】 【課題】各ワードで一致出力を保持し、その情報によっ
てワードデータの有効化／無効化を行なうことによりワ
ードデータのエージングを効率的に行なうことができ、
しかもこのような機能を少ない素子で実現することので
きる連想メモリ装置を提供する。 【解決手段】各ワードに、検索動作によって出力される
一致線出力を記憶する手段と、そのワードが検索の対象
となる有効か新しいデータを書き込んでよい無効かを示
すデータの記憶手段と、一致線出力を記憶する手段の内
容に従って、ワードの有効／無効を示すデータの記憶手
段の内容を一括してセットあるいはリセットする手段
と、ワードの有効／無効を示すデータの記憶手段によっ
て一致線出力を記憶する手段をリセットあるいはセット
する手段を具備していることにより、上記課題を解決す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データを記憶する
ワードを複数個有し、この複数個のワードで各々のワー
ドに記憶されたデータと入力された検索データとの一致
不一致を検出する連想メモリ装置に関する。
【０００２】
【従来の技術】通常のメモリ装置に比べてビット単価の
高い連想メモリ装置においては、ワードデータのエージ
ングは必須である。一般に連想メモリ装置を用いてワー
ドデータのエージングを行なう場合、どのワードのデー
タを消去し、また、どのワードに新しいデータを書き込
むかを指定するためには、アドレス情報の管理が必要で
あり、連想メモリ装置の制御が極めて複雑になってしま
うといった問題がある。
【０００３】上記の問題を解決する連想メモリ装置とし
ては、特公昭６１−３１５５８号公報に示されているよ
うに、情報の書き込みを行なってもよいワードであるか
否かを記憶する記憶回路（エンプティビット）を各ワー
ドに設けることにより、装置外部でアドレス管理を行な
うことなく、装置内部で書き込みを行なってもよいワー
ドに情報の書き込みを行なうことができる構成とした連
想メモリ装置が知られている。また、特開平２−１８７
９０号公報に示されているように、エンプティビットに
よりそのワードを検索対象とするか否か（一致出力をす
るか否か）を制御することができる連想メモリ装置が知
られている。
【０００４】上記連想メモリ装置は登録あるいは一致出
力のあった時点から一定時間経過したワード等、不用な
ワードデータを消去する場合には、消去対象となるワー
ドのエンプティビットをリセットすることになるが、そ
れにはアドレス指定で特定のワードを選択する必要があ
る。後者の連想メモリ装置ではエンプティビットの一括
リセット機能を持っているが、特定の複数ワードだけを
一括リセットする機能は持っていない。
【０００５】また、本出願人は、特開平７−１０５６８
９号、同８−１０６７８８号および同１２４３８６号公
報に、エンプティビットに相当するエンプティフラグレ
ジスタと、ヒット履歴フラグレジスタと、エンプティフ
ラグレジスタに記憶されたエンプティフラグをヒット履
歴に応じて有効状態から無効状態に一括して、あるいは
各ワード毎に、もしくは複数ワード毎に変更する記憶状
態変更回路と、ヒット履歴フラグレジスタにヒット（一
致）履歴無しの状態のヒット履歴フラグを一括して、あ
るいは各ワード毎に記憶させるヒット履歴リセット回路
と、エンプティフラグレジスタに記憶されたエンプティ
フラグを有効状態から無効状態に一括して変更する記憶
状態リセット回路とを有する連想メモリ装置を提案して
いる。
【０００６】
【発明が解決しようとする課題】従来の連想メモリ装置
でエンプティビットをリセットするためにはアドレス指
定でワードを選択する必要があり、対象となるワードが
複数存在する場合には繰り返しの消去操作が必要となる
ため、アドレス指定に複雑な制御が必要となり、また、
高速動作の達成が困難となるといった問題点があった。
【０００７】また、特公昭６１−３１５５８号公報に開
示の連想メモリ装置や、本出願人の提案に係る上記連想
メモリ装置では、エンプティビットとそれに付随する回
路の具体的実現手段として、通常のセットリセット機能
付きフリップフロップと若干の論理回路で構成するとし
ているが、これらの回路は各ワードに必要であり、回路
全体に占める割合いが大きいため、回路構成が大きくな
り、高集積化できなくなるという問題があった。特にワ
ード数の多い連想メモリ装置においては、高集積化のた
めには、この回路部分をいかに少ない素子数で実現する
かが重要となる。このため、連想メモリ装置ではエンプ
ティビットとそれに付随する回路部分を構成する素子数
を十分に低減することが強く求められていた。
【０００８】本発明の課題は、上記従来技術の問題点を
解消し、各ワードで一致出力を保持し、その情報によっ
てワードデータの有効化／無効化を行なうことによりワ
ードデータのエージングを効率的に行なうことができ、
しかもこのような機能を少ない素子で実現することので
きる連想メモリ装置を提供するにある。
【０００９】
【課題を解決するための手段】上記課題を達成するため
に、本発明は、データを記憶するワードを複数個有し、
この複数個のワードで各々のワードに記憶されたデータ
と入力された検索データとの一致不一致を検出する連想
メモリ装置において、各ワードに、検索動作によって出
力される一致線出力を記憶する手段と、そのワードが検
索の対象となる有効か新しいデータを書き込んでよい無
効かを示すデータの記憶手段と、前記一致線出力を記憶
する手段の内容に従って、前記ワードの有効／無効を示
すデータの記憶手段の内容を一括してセットあるいはリ
セットする手段と、前記ワードの有効／無効を示すデー
タの記憶手段によって前記一致線出力を記憶する手段を
リセットあるいはセットする手段を具備していることを
特徴とする連想メモリ装置を提供するものである。
【００１０】ここで、前記ワードの有効／無効を示すデ
ータの記憶手段の内容によって前記一致線出力を記憶す
る手段をセットあるいはリセットするか否かを選択する
手段を具備するのが好ましい。また、検索動作および前
記ワードの有効／無効を示すデータの記憶手段の内容の
書き込み動作ならびに読み出し動作を検知する手段を具
備し、前記一致線出力を記憶する手段のセットあるいは
リセットの選択手段は、検索動作の場合および前記ワー
ドの有効／無効を示すデータの記憶手段の内容を、無効
を示すデータに書き換える場合には前記一致線出力をセ
ットあるいはリセットする手段を活性化し、前記ワード
の有効／無効を示すデータの記憶手段の内容を、有効を
示すデータに書き換える場合および読み出す場合には前
記一致線出力をセットあるいはリセットする手段を無力
化するのが好ましい。
【００１１】また、前記ワードの有効／無効を示すデー
タの記憶手段をメモリ形式のラッチで構成し、この記憶
手段にワードを無効とするデータを書き込む場合には、
これを検知し、前記一致線出力を記憶する手段をセット
あるいはリセットする手段を活性化する手段を具備する
のが好ましく、前記ワードデータの記憶手段の内容を読
み出す場合には、これを検知し、前記一致線出力を記憶
する記憶手段のセットあるいはリセットする手段を無力
化する手段を具備するのが好ましい。また、前記ワード
の有効／無効を示すデータの記憶手段をワードデータと
共通のワード線で制御されるメモリ形式のラッチで構成
するのが好ましい。また、前記一致線出力を記憶する手
段の内容に従って、前記ワードの有効／無効を示す記憶
手段の内容を一括してセットあるいはリセットする場合
に、セットあるいはリセット動作中には前記ワードの有
効／無効を示すデータの記憶手段によって前記一致線出
力をリセットあるいはセットする手段を無力化し、セッ
トあるいはリセット動作終了後に前記一致線出力をリセ
ットあるいはセットする手段を活性化する手段を具備す
るのが好ましい。すなわち、検索、前記ワードの有効／
無効を示すデータの記憶手段の内容の書き換え、読み出
し、および前記一致線出力を記憶する手段の内容に従っ
て、前記ワードの有効／無効を示すデータの記憶手段の
内容を一括してセットあるいはリセット等の動作を検知
あるいは検出する手段と、前記ワードの有効／無効を示
すデータの記憶手段の内容によって前記一致線出力を記
憶する手段をセットあるいはリセットするか否かを選択
する手段を備え、前者の検出手段で後者の選択手段を制
御するのが好ましい。また、前記ワードの有効／無効を
示すデータの記憶手段を構成するメモリ形式のラッチ
は、ワードデータと共通のワード線とするのが好まし
い。
【００１２】
【発明の実施の形態】本発明に係る連想メモリ装置を添
付の図面に示す好適実施例に基づいて以下に詳細に説明
する。先ず、本発明は、データを記憶するワードを複数
個有し、この複数個のワードで各々のワードに記憶され
たデータと入力された検索データとの一致不一致を検出
する連想メモリ装置において、各ワードに、一致線出力
を保持する記憶回路（ヒットフラグ）、そのワードが有
効（検索対象）か無効（検索対象外でデータ書き込み可
能）かを示すワードの有効／無効を示すデータの記憶手
段（エンプティビット）、制御信号とヒットフラグに基
づいてエンプティビットをセット（あるいはリセット）
する手段、エンプティビットに基づいてヒットフラグを
リセットする（無効なワードは検索対象としない）手段
を付加したことを基本とする。
【００１３】本発明の連想メモリ装置を用いたワードデ
ータのエージングの一例を示す。ワードデータのエージ
ングを行なうにあたって、あらかじめワードデータにエ
ージングのためのデータ領域を通常の検索データとは別
に用意しておく。通常はこのエージングデータ領域はマ
スク（検索対象外）して検索を行なう。データのエージ
ングの際は反対に通常の検索データ領域をマスクして検
索を行ない、消去対象となるワードのみ一致（または不
一致）させた後、制御信号とヒットフラグによってエン
プティビットをセット（無効ワード）する。以上により
消去対象となるワードを外部からアドレス指定すること
なく消去することができる。
【００１４】また、本発明では動作モード検出回路によ
る制御信号とエンプティビットに基づいてヒットフラグ
をリセットする手段を付加することにより、必要な時だ
けエンプティビットをヒットフラグに反映するようにす
る。エンプティビットの不用意なノイズ等によってヒッ
トフラグがリセットされるのを防ぐことができるため、
エンプティビットをメモリ形式のラッチで構成して回路
素子数を削減することができる。
【００１５】図１は、本発明の連想メモリ装置の一実施
例のブロック図であり、動作モード検出回路およびヒッ
トフラグによるエンプティビットの制御およびエンプテ
ィビットによるヒットフラグの制御ができる構成例を示
したものである。なお、同図に示す回路の点線で囲った
部分は、１ワード分のみであり、実際にはこの回路が各
ワードに対応して設けられている。なお、同図には、各
ワード毎に配列された複数個の連想メモリセルからなる
連想メモリセルアレイや一致検出回路やプライオリティ
エンコーダやビットラインドライバ、アドレスデコー
ダ、マスク回路、センスアンプなど従来公知の連想メモ
リ装置を構成する回路は省略されている。
【００１６】同図に示すように、本発明の連想メモリ装
置において、参照符号１は、本発明の、検索動作によっ
て出力される一致線出力１１を記憶する手段であるヒッ
トフラグであり、一致線出力１１は、データを記憶して
いる図示しない連想メモリセル部からの検索結果を表す
信号線である一致線の出力であり、ここでは記憶データ
と検索データが一致（ヒット）した場合には”１”が出
力され、不一致の場合には”０”が出力されるので、ヒ
ットフラグ１に記憶されるデータ”０”は不一致、”
１”は一致を表す。参照符号１２は、一致線出力１１の
ヒットフラグ１への入力制御信号であり、検索時にはこ
の入力制御信号１２により一致線出力１１がヒットフラ
グ１に取り込まれ保持される。参照符号１３は、ヒット
フラグ１の記憶データ（”０”：不一致、”１”：一
致）を出力するヒットフラグ出力である。なお、ヒット
フラグ１は、１ビットの記憶データを保持できれば、特
に制限的ではなく、フリップフロップで構成して入力制
御信号１２としてクロックを与えてもよいし、ラッチ形
式にしてラッチの制御信号を入力制御信号１２としても
よいし、レジスタを用いてもよい。
【００１７】次に、参照符号２は、本発明の、対応ワー
ドが検索の対象となる有効か、検索の対象となならず、
新しいデータを書き込んでよい無効かを示すデータの記
憶手段であるエンプティビットであり、ここでは、エン
プティビット２に記憶されるデータ”０”は有効、すな
わち対応ワードが検索対象となるワードであることを示
し、”１”は、無効、すなわち対応ワードが検索対象外
であり、新しいデータを書き込んでよい状態にあるワー
ドであることを示す。参照符号１７、１８および１９
は、それぞれエンプティビット入力、エンプティビット
データ入力制御信号およびエンプティビット出力を表
す。なお、従来の使用方法のように、対応ワードに有効
なデータを書き込む場合、およびアドレス指定によるワ
ードの無効化を行なう場合には、エンプティビット２に
エンプティビットデータ入力制御信号１８によりエンプ
ティビット入力１７から所望のデータ（”０”：有
効、”１”：無効）を入力し保持させることができる。
また、エンプティビット出力１９は、エンプティビット
２の記憶データ（”０”：有効、”１”：無効）を出力
する。
【００１８】参照符号３は、本発明の、一致線出力１１
を記憶する手段であるヒットフラグ１の内容に従って、
対応ワードの有効／無効を示すデータの記憶手段である
エンプティビット２の内容を一括してセットあるいはリ
セットする手段であるエンプティビットコントローラで
ある。エンプティビットコントローラ３は、アンドゲー
ト（ＡＮＤ）３１と、アンドゲート３１の出力が一方の
入力となるオアゲート（ＯＲ）３２とを有する。アンド
ゲート３１の一方の入力にはヒットフラグ出力１３が入
力され、他方の入力にはヒットパージ信号１４が入力さ
れる。そしてオアゲート３２の他方の入力には全ワード
パージ信号１５が入力される。オアゲート３２の出力
は、エンプティビット２の内容をセットあるいはリセッ
トするためのエンプティビットコントローラ３の出力と
なり、エンプティビット強制セット信号１６として、こ
こではエンプティビット２の記憶データを強制的に”
１”（無効）にする。エンプティビット強制セット信号
１６は、ここでは、”０”はセットしない、”１”はセ
ットするを示す。
【００１９】なお、各ワードデータのエージングを効率
的に行なうため、エンプティビット２は、上述したよう
にエンプティビットコントローラ３により強制的にセッ
ト（無効化）することができる。この例においては、全
ワードパージ信号１５による全ワードの無効化、および
ヒットパージ信号１４による検索で一致したワードのみ
の無効化が示されているが、本発明はこれに限定され
ず、無効化ではなく有効化する回路であってもよいし、
不一致ワードのみの無効化あるいは有効化する回路があ
ってもよい。また、本発明においては全ワードの無効化
は必須ではないので、全ワードの無効化をしない場合に
は、全ワードパージ信号１５およびオアゲート３２を設
けなくともよく、アンドゲート３１の出力をエンプティ
ビット強制セット信号１６としてもよい。
【００２０】また、参照符号４は、本発明の、ワードの
有効／無効を示すデータの記憶手段であるエンプティビ
ット２によって一致線出力１１を記憶する手段であるヒ
ットフラグ１をリセットあるいはセットする手段として
機能するヒットフラグコントローラである。ヒットフラ
グコントローラ４は、アンドゲート４１を有し、その一
方の入力にはエンプティビット出力１９が、他方の入力
にはエンプティビット２の内容（出力１９）をヒットフ
ラグ１に反映させるか反映させないかを制御する反映制
御信号２０が入力される。反映制御信号２０は、ここで
は、”０”は反映しない、”１”は反映するを示す。な
お、反映制御信号２０は、動作モード検出回路６によっ
て生成される。この動作モード検出回路６は、連想メモ
リ装置が検索動作モードにあるのか、エンプティビット
２の内容の書き込み動作モード、読み出し動作モード、
およびヒットフラグ１の内容に従って、エンプティビッ
ト２の内容を一括してセットあるいはリセット等の動作
モード、書き込み動作モードを検出し、その検出情報に
応じて、反映制御信号２０として、例えば反映信号”
１”または非反映信号”０”を出力する。アンドゲート
４１の出力は、ヒットフラグ１の内容をリセットあるい
はセットするためのヒットフラグコントローラ４の出力
となり、ヒットフラグ強制リセット信号２１として、こ
こではヒットフラグ１の記憶データを強制的に”０”
（不一致）にする。ヒットフラグ強制リセット信号２１
は、ここでは、”０”はリセットしない、”１”はリセ
ットするを示す。なお、信号２０および２１のするしな
いの決め方はいずれのデータであってもよいことは勿論
である。
【００２１】また、検索時には入力制御信号１２により
一致線出力１１がヒットフラグ１に取り込まれ保持され
る。この際、動作モード検出回路６による反映制御信号
２０が”１”となっていればエンプティビット２の情報
がヒットフラグ１に反映され、無効なワードのヒットフ
ラグ１は強制リセット状態となりヒットフラグ１は不一
致となる（すなわち、このワードは検索対象外とな
る）。ところで、反映制御信号２０は、ワードの有効／
無効を示すデータの記憶手段であるエンプティビット２
の内容によって一致線出力１１を記憶する手段であるヒ
ットフラグ１をセットあるいはリセットするか否かを選
択する手段として機能している。なお、この例では反映
制御信号２０によってエンプティビット２のヒットフラ
グ１への反映を制御しているが、この回路（アンドゲー
ト４１）がないもの、すなわち常にエンプティビット２
を反映するものであってもよい。その場合は、ヒットフ
ラグコントローラ４は、単なる接続線でよく、エンプテ
ィビット出力１９をそのままヒットフラグ強制リセット
信号２１とするものであればよいが、エンプティビット
出力１９にヒットフラグ１を誤ってリセットしてしまう
ような出力レベルの変動が生じないように、エンプティ
ビット２を構成する必要がある。本発明の連想メモリ装
置は、基本的に以上のように構成される。
【００２２】
【実施例】本発明の連想メモリ装置を具体的実施例を挙
げて以下に具体的に説明する。図２は、図１に示す本発
明の連想メモリ装置の一実施例をより少ない素子で実現
する詳細な回路例を示したものである。
【００２３】同図に示すように、エンプティビット２は
メモリ形式のラッチで構成するのが、素子数の削減が図
れるので好ましい。このメモリ形式のラッチからなるエ
ンプティビット２は、連想メモリセルの記憶部に類似の
回路構成を有するのが好ましく、クロスカップルされた
２つのインバータ５１、５２と、これらのインバータ５
１と５２との２つの接点の各々とエンプティビット２の
データ入力１７ａおよびデータ反転入力１７ｂとのそれ
ぞれの間に接続されるＮＭＯＳ５３および５４と、ＮＭ
ＯＳ５４が接続されるインバータ５１と５２との接点に
その一端子（ドレイン）が接続され他端子（ソース）が
接地されるＮＭＯＳ５５とを有する。ＮＭＯＳ５３およ
び５４のゲートは、共にエンプティビットデータ入力制
御信号１８に接続される。ＮＯＭＳ５５のゲートはエン
プティビットコントローラ３の出力であるエンプティビ
ット強制セット信号１６に接続される。ＮＭＯＳ５３が
接続されるインバータ５１と５２との接点からは、エン
プティビット出力１９が引き出され、ヒットフラグコン
トローラ４に入力される。
【００２４】この構成において、エンプティビット２の
リード時にはそのエンプティビット出力１９の電位が若
干変動する可能性があるが、ヒットフラグコントローラ
４に入力される反映制御信号２０を”０”にしておくこ
とによりヒットフラグ１を誤ってリセットすることを防
ぐことができる。エンプティビットにデータにそのワー
ドを無効とするデータ（”１”）を書き込む際には反映
制御信号２０を”１”としてヒットフラグをリセット
（不一致）の状態とする。ここで、エンプティビットデ
ータ入力１７として機能するエンプティビット２のデー
タ入力１７ａおよびデータ反転入力１７ｂは、それぞれ
ビット線およびビットバー線としてもよい。また、エン
プティビットデータ入力制御信号１８は対応ワードのワ
ード線であるのがよい。すなわち、エンプティビット２
を構成するラッチは、データワードと共通のワード線を
制御信号線１８として制御されるのが好ましい。
【００２５】ヒットフラグ１は、ラッチ形式に構成さ
れ、一致線出力１１が入力側に接続され、その制御端子
および反転制御端子にそれぞれヒットフラグ１のラッチ
制御信号１２ａおよび１２ｂが接続されるトランスファ
ーゲート６１と、このトランスファーゲート６１の出力
が一方の入力となり、ヒットフラグコントローラ４の出
力であるヒットフラグ強制リセット信号２１が他方の入
力となるノアゲート６２と、このノアゲート６２の出力
が入力側に、ノアゲート６２の一方の入力が出力側に接
続され、その制御端子および反転制御端子にそれぞれヒ
ットフラグ１のラッチ制御信号１２ｂおよび１２ａが接
続されるクロックドインバータ６３とを有する。ノアゲ
ート６２の出力は、ヒットフラグ出力１３となり、エン
プティビットコントローラ３に入力される。このような
構成によってヒットフラグ１の素子数の削減も図られて
いる。ヒットフラグ１のラッチ制御信号１２ａおよび１
２ｂは、一致線出力１１の入力制御信号１２として機能
する。
【００２６】エンプティビットコントローラ３は、その
一端子ソースが電源に接続されるＰＭＯＳ７１と、この
ＰＭＯＳ７１に直列に接続される直列接続ＮＭＯＳ７２
および７３と、ＰＭＯＳ７１とＮＭＯＳ７２との接点
（内部ノード）２３にその一端子ドレインが接続され、
他端子ソースが接地されるＮＭＯＳ７４と、接点２３に
その入力が接続されるインバータ７５と、その一端子ソ
ースが電源に接続され、その他端子ドレインが接点２３
に接続されるＰＭＯＳ７６とを有する。ここで、ＰＭＯ
Ｓ７１およびＮＭＯＳ７３のゲートはともに制御信号２
２ａに接続され、ＮＭＯＳ７２のゲートはヒットフラグ
出力１３に、ＮＭＯＳ７４のゲートは制御信号２２ｂに
接続され、ＰＭＯＳ７６のゲートはインバータ７５の出
力に接続される。ＰＭＯＳ７３およびＮＭＯＳ７４の他
端子ソースはともに接地される。インバータ７５の出力
は、エンプティビットコントローラ３の出力であるエン
プティビット強制セット信号１６として出力され、エン
プティビット２（ＮＭＯＳ５５のゲート）に入力され
る。なお、制御信号２２ａは図１に示すヒットパージ信
号１４に相当し、制御信号２２ａおよびヒットフラグ出
力１３がともに”１”である時、エンプティビット２を
無効化し、制御信号２２ｂは図１に示す全ワードパージ
信号１５に相当し、単独で”１”である時、全ワードの
エンプティビット２を無効化する。この例ではエンプテ
ィビットコントローラ３の素子数削減も試みられてい
る。
【００２７】この構成で一致したワードを無効化するに
は、制御信号２２ａを”１”とすると、ヒットフラグ出
力１３が”１”であるワードのみエンプティビットセッ
ト信号１６が”１”となり、エンプティビット２はセッ
ト（無効化）される。この際、動作モード検出回路６に
よる反映制御信号２０は”０”としておき、ヒットフラ
グ出力１３が”０”にリセットされないようにするのが
よい。制御信号２２ａが”１”の間にヒットフラグ出力
１３が”０”となると、エンプティビットコントローラ
３の内部ノード２３はフローティング状態となり貫通電
流が生じる。このため、ヒットフラグ１をリセットする
のは制御信号２２ａを”０”に戻してからとするのがよ
い。初期化時には、制御信号２２ａおよび２２ｂをとも
に”１”としてエンプティビット２をセット（ワードを
無効化）するとともに、反映制御信号２０を”１”とす
ることにより、ヒットフラグ１をリセット（不一致）す
ることができる。また、本発明例では、一致したワード
を無効化した際、そのワードのヒットフラグ１はリセッ
ト（不一致）されるため、その後に一致状態を確認する
場合は従来のように再度検索をし直す必要はなく、優先
順位エンコーダを動作させるだけでよい。
【００２８】本発明に係る連想メモリ装置は、基本的に
は以上のように構成されるが、本発明は上述した例に限
定されるわけではなく、本発明の要旨を逸脱しない範囲
において、改良および設計の変更などを行ってもよいこ
とは勿論である。
【００２９】
【発明の効果】以上詳述したように、本発明によれば、
ヒットフラグなどの検索動作によって出力される一致線
出力を記憶する手段と制御信号に基づいて、複数のワー
ドを一括して消去（無効化）する連想メモリ装置を実現
できるので、ワードデータのエージングを極めて高速か
つ容易に行なうことができる。しかも外部装置における
複雑なアドレス管理等が必要なくなるためこの連想メモ
リ装置を含めたシステムとしてのパフォーマンスが向上
する。また、本発明によれば、上記の機能を少ない素子
数で実現できるので高集積化が可能となり同等の機能を
有する連想メモリ装置よりも低コストで実現することが
できる。
【図面の簡単な説明】
【図１】 本発明に係る連想メモリ装置の一実施例のブ
ロック図である。
【図２】 図１に示す連想メモリ装置をより少ない素子
で実現する詳細な回路図である。
【符号の説明】
１ ヒットフラグ ２ エンプティビット ３ エンプティビットコントローラ ４ ヒットフラグコントローラ １１ 一致線出力 １２ 一致線出力のヒットフラグへの入力制御信号 １２ａ，１２ｂ ヒットフラグへのラッチ制御信号 １３ ヒットフラグ出力 １４ ヒットパージ信号 １５ 全ワードパージ信号 １６ エンプティビット強制セット信号 １７ エンプティビットデータ入力 １７ａ エンプティビットのデータ入力 １７ｂ エンプティビットのデータ反転入力 １８ エンプティビットデータ入力制御信号 １９ エンプティビット出力 ２０ エンプティビットをヒットフラグへの反映制御信
号 ２１ ヒットフラグ強制リセット信号 ２２ａ，２２ｂ 制御信号 ２３ 接点（内部ノード）

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】データを記憶するワードを複数個有し、こ
    の複数個のワードで各々のワードに記憶されたデータと
    入力された検索データとの一致不一致を検出する連想メ
    モリ装置において、 各ワードに、検索動作によって出力される一致線出力を
    記憶する手段と、そのワードが検索の対象となる有効
    か、新しいデータを書き込んでよい無効かを示すデータ
    の記憶手段と、前記一致線出力を記憶する手段の内容に
    従って、前記ワードの有効／無効を示すデータの記憶手
    段の内容を一括してセットあるいはリセットする手段
    と、前記ワードの有効／無効を示すデータの記憶手段に
    よって前記一致線出力を記憶する手段をリセットあるい
    はセットする手段を具備していることを特徴とする連想
    メモリ装置。
  2. 【請求項２】請求項１に記載の連想メモリ装置であっ
    て、さらに、前記ワードの有効／無効を示すデータの記
    憶手段の内容によって前記一致線出力を記憶する手段を
    セットあるいはリセットするか否かを選択する手段を具
    備することを特徴とする連想メモリ装置。
  3. 【請求項３】請求項２に記載の連想メモリ装置であっ
    て、さらに、検索動作および前記ワードの有効／無効を
    示すデータの記憶手段の内容の書き込み動作ならびに読
    み出し動作を検知する手段を具備し、前記一致線出力を
    記憶する手段のセットあるいはリセットの選択手段は、
    検索動作の場合および前記ワードの有効／無効を示すデ
    ータの記憶手段の内容を、無効を示すデータに書き換え
    る場合には前記一致線出力をセットあるいはリセットす
    る手段を活性化し、前記ワードの有効／無効を示すデー
    タの記憶手段の内容を、有効を示すデータに書き換える
    場合および読み出す場合には前記一致線出力をセットあ
    るいはリセットする手段を無力化することを特徴とする
    連想メモリ装置。
  4. 【請求項４】請求項１〜３のいずれかに記載の連想メモ
    リ装置であって、さらに、前記ワードの有効／無効を示
    すデータの記憶手段をメモリ形式のラッチで構成し、こ
    の記憶手段にワードを無効とするデータを書き込む場合
    に、前記一致線出力を記憶する手段をセットあるいはリ
    セットする手段を活性化する手段を具備することを特徴
    とする連想メモリ装置。
  5. 【請求項５】請求項１〜４のいずれかに記載の連想メモ
    リ装置であって、さらに、前記ワードの有効／無効を示
    すデータの記憶手段をメモリ形式のラッチで構成し、こ
    の記憶手段の内容を読み出す場合に、前記一致線出力を
    記憶する手段をセットあるいはリセットする手段を無力
    化する手段を具備することを特徴とする連想メモリ装
    置。
  6. 【請求項６】前記ワードの有効／無効を示すデータの記
    憶手段をワードデータと共通のワード線で制御されるメ
    モリ形式のラッチで構成したことを特徴とする請求項１
    〜５のいずれかに記載の連想メモリ装置。
  7. 【請求項７】請求項１〜６のいずれかに記載の連想メモ
    リ装置であって、さらに、前記一致線出力を記憶する手
    段の内容に従って、前記ワードの有効／無効を示す記憶
    手段の内容を一括してセットあるいはリセットする場合
    に、セットあるいはリセット動作中には前記ワードの有
    効／無効を示すデータの記憶手段によって前記一致線出
    力をリセットあるいはセットする手段を無力化し、セッ
    トあるいはリセット動作終了後に前記一致線出力をリセ
    ットあるいはセットする手段を活性化する手段を具備す
    ることを特徴とする連想メモリ装置。
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