KR0137856B1 - 내용주소화기억장치 및 그 일치워드(incidence word)의 불능화방법 - Google Patents

내용주소화기억장치 및 그 일치워드(incidence word)의 불능화방법

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KR0137856B1
KR0137856B1 KR1019930012575A KR930012575A KR0137856B1 KR 0137856 B1 KR0137856 B1 KR 0137856B1 KR 1019930012575 A KR1019930012575 A KR 1019930012575A KR 930012575 A KR930012575 A KR 930012575A KR 0137856 B1 KR0137856 B1 KR 0137856B1
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마사아키 미하라
타다토 야마가타
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기타오카 다카시
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Abstract

다수의 행렬(rows and column)에 배치된 메모리셀(memory cells)과 플래그데이터를 기억하는 각행(row)에 대응하는 플래그셀(flag cell)을 포함하며 메모리셀과 플래그셀이 하나의 워드로 구성되는 동일행인 데이터기억회로를 구성한다.
검색데이터가 외부에서 주어질 때 검색데이터에 포함된 데이터는 메모리셀의 데이터와 비교되며 검색데이터에 기억된 플래그데이터는 플래그셀에 기억된 플래그데이터와 비교된다.
각각의 비교결과는 매치라인에 출력된다.
논리동작회로는 매치라인의 비교출력결과에 따라 논리동작을 시행하여 데이터기억회로의 플래그셀에 논리출력을 기록한다.

Description

내용주소화기억장치및 그 일치워드(incidence word)의 불능화방법
제 1 도는 이 발명의 한 실시예에 의한 CAM를 나타낸 블록도,
제 2 도는 제 1 도의 실시예의 작동설명도,
제 3 도는 제 2 도의 또다른 실시예를 나타낸 것으로, 제 3 도(a)는 게이트회로를 사용한 실시예시도, 제 3 도(b)는 인버터를 사용한 실시예시도,
제 4 도는 논리기능을 가진 응답레지스터를 사용함으로써 일치를 나타내는 일체의 워드를 불능화하는 하나의 실시예시도,
제 5 도는 제 4 도에 나타낸 OR게이트의 구체적 실시예시도,
제 6 도는 제 4 도에 나타낸 OR게이트이외에 전송게이트를 사용한 하나의 실시예시도,
제 7 도는 제 4 도에 나타낸 OR게이트 대신에 NOR게이트와 인버터를 사용한 하나의 실시예시도,
제 8 도는 제 4 도에 나타낸 OR게이트의 출력이 직접 플래그비트(flag bit)에 인가되는 하나의 실시예시도,
제 9 도는 이 발명의 하나 실시예에서 사용된 CAM셀(CAM Cell)개략도,
제 10 도는 이 발명의 한 실시예에 사용된 CAM에 있어서 플래그셀(flag cell)을 나타낸 개략도,
제 11 도는 제 9 도와 제 10 도의 CAM셀과 플래그셀의 기록동작을 나타낸 타이밍챠트,
제 12 도는 일치검색동작을 나타내는 타이밍챠트,
제 13 도는 이 발명의 한 실시예에 의한 CAM셀 배열과 플래그비트열(flag bit columm)을 나타낸 개략도,
제 14 도는 이 발명의 한 실시예에 의해 CAM에 있어서 논리기능을 가진 응답레지스터를 나타낸 개략도,
제 15 도는 일치워드(coincidence words) 의 수집불능화(collective disabling)동작을 나타낸 타이밍챠트,
제 16 도는 이 발명의 또다른 실시예에 의해 플래그셀를 나타낸 개략도,
제 17 도는 이 발명의 또하나의 다른 실시예에 의해 플래그셀을 나타낸 개략도,
제 18 도는 이 발명의 또다른 하나의 실시예에 의해 플래그셀을 나타낸 개략도,
제 19 도는 이 발명의 또다른 하나의 다른 실시예에 의해 플래그셀을 나타낸 블록도,
제 20 도는 이 발명의 또다른 실시예에 의해 플래그비트열과 CAM셀 배열을 나타낸 개략도,
제 21 도는 캐시메모리(Cache memory)의 전체구조를 나타낸 종래장치의 블록도,
제 22 도는 종래의 CAM을 나타낸 블록도,
제 23 도는 종래의 CAM에 있어서 CAM셀 배열과 플래그비트열을 나타낸 개략도,
제 24 도는 제 22 도의 CAM에 있어서 자료검색개념도,
제 25 도는 종래의 CAM의 검색작동을 나타낸 것으로
제 25 도(a)는 플래그비트를 포함하는 자료와 일치검색자료 사이의 일치결정개념도,
제 25 도(b)는 마스크검색 예시도이다.
*도면에 나타낸 주요부분의 부호설명
1:판독/기록제어부2:CAM(메모리셀비열)
4:복수선택분리회로
6:워드제어회로(word control circuit)
11:플래그비트제어부12:플래그비트열(flag bit columm)
30:응답레지스터(response register)31:레지스터(register)
32,34,38:인버터(inverter)33:게이트회로
35:OR게이트36:전송게이트(transfer gate)
37:NOR게이트50:제어회로
80:플래그셀(flag cell)81,91:데이터기억회로
82,92:데이터비교회로83,93:비교결과출력회로
84,94:제 1 입력포트85,95:제 2 입력포트
86:워드라인(word line)
87:전송제어라인(transfer control line)
88:매치라인(match line)
이 발명은 내용주소화 기억장치(content addressable memory device)와 일치워드(coincidence word)의 불능화(desabling)방법에 관한 것이다.
좀더 자세하게 말하면, 이 발명은 주어진 검색데이터를 기준으로 하여 검색 동작을 하며 특정워드(particular word)을 지정하도록 하는 내용주소화 기억장치(content addressable memory : CAM)와 그 일치워드의 불능화 방법에 관한 것이다.
종래의 기술에 있어서, 제 21 도는 종래의 CAM을 사용한 캐시시스템(cache system)의 전체구조를 나타낸 블록도이다.
제 21 도에서, 메인메모리(main memory)(101)와 캐시메모리(cache memory)(103)는 데이터버스(data bus)(104)와 어드레스버스(address bus)(105)를 통하여 CPU(106)에 접속되어 있다.
동적램(dynamic RAM) 또는 자기디스크장치는 메인메모리(101)로 사용된다. 자기디스크장치는 비교적 저속의 접근시간(relatively slow sccess time)을 가지고 있으나, 큰기억용량을 가지며, 저가이다.
CAM은 캐시메모리(103)로 사용된다. CAM의 기억용량이 적으나 빠른 접근을 하도록 한다. 캐시메모리(103)는 메인메모리(101)의 접근시간을 감소시키는데 사용된다. 메인메모리(101)에 기억된 데이터중에는 자주 접근되는 데이터가 캐시메모리(103)에서 이들의 주소와 함께 기억된다.
케시메모리(103)에서의 기록 및 비교동작은 메모리콘트롤러(memory controller)(102)의 제어하에 시행된다.
위에서 설명한 바와 같이 구성된 캐시시스템에 있어서, 캐시메모리(103)는 메인메모리(101)에 접근하기 전에 CPU(106)에 의해 접근된다.
더 구체적으로 설명하면, 주소신호가 CPU(106)에서 어드레스버스(105)로 출력될 때 캐시메모리(103)는 메모리콘트롤러(memory controller)(102)에 의해 제어되고 주소신호에 대응되는 주소가 캐시메모리(103)에 기억되는지의 여부를 결정한다.
대응되는 주소가 캐시메모리(103)에 기억될 때 히트신호(hit signal)는 캐시메모리(103)로 부터 제공받아 메모리콘트롤로(102)에 주어진다.
히트신호가 메모리콘트롤러(102)에 CPU(106)로 주어질 때 캐시메모리(103)의 주소를 기억하는 영역에 대응하는 영역의 데이터는 판독된다.
캐시메모리(103)에 기억된 CPU(106)로부터의 주소신호출력에 대응하는 주소가 없을때 히트신호는 주어지지 않으며 메인메모리(101)는 접근된다.
상기한 바와같은 캐시메모리(103)에는 다수의 내용주소화 메모리셀(아래에서는 CAM셀로 함)이 포함되어 있다.
이 CAM셀은 정상적인 기록 및 판독기능이외에 일치검색기능(coincidence retrieval function)을 가지며, 이 기능에서는 메모리셀에 기억된 데이터가 외부으로부터 주어진 검색데이터와 비교되며, 이들이 서로 결합되는지의 여부를 검출한다.
CAM의 기본기능은 통상의 메모리와는 달리 기준데이터를 입력하여 그 기준 데이터와 일치한 데이터가 기억되는 있는 워드의 주소를 출력하도록 되어 있다.
일반적으로, CAM의 검색동작을 할때에는 메모리배열내의 모든 워드가 일치검색동작에 참가하지 않는다. 즉, CAM의 메모리배열내에서는 검색대상이 되지 않는 불필요한 워드가 존재한다.
이와 같은 불필요한 워드의 관리를 가베이지콜렉센(garbage collection)이라고 한다.
종래에는 가베이지콜랙션을 하기 위하여 각 워드에 대응하여 플래그비트(flag bit)가 구성되어 있었다.
더 자세하게 말혀면, 플래그비트가 0이면 대응하는 워드는 일치검색에 참가한다. 또 플래그비트가 1이면 대응하는 워드는 일치검색에 참가하지 않는다. 플래그비트로서 각 워드에 대응하여 플래그비트전용 레지스터(register)를 설치할 수 있다. 그러나, CAM의 구조를 간단하게 하기 위하여 플래그비트로서 메모리배열을 구성하는 CAM셀의 사용방법도 제안되었다.
다음의 관심있는 종래의 예는 이와같은 방법중 하나이다.
제 22 도는 일복국 특개평1-223697(미국특허 4,975,873)명세서에 기재된 CAM의 한 예를 나타낸 블록이다.
제 22 도에서, CAM은 메모리셀배열(2), 판독/기록제어부(1), 플래그비트열(12), 플래그비트제어부(11)를 포함한다.
메모리셀배열(2)은 데이터의 판독 및 기록을 한다.
판독/기록제어부(1)는 메모리셀배열(2)에 대하여 비트선쌍(bit line pairs) B0～BN-1를 통하여 데이터 및 검색데이터를 타이밍제어하여 입출력한다.
플래그비트열(12)은 메모리셀배열(2)에 결합되고 각 워드의 기록상태를 나타내는 플래그신호를 기억한다.
플래그비트제어부(11)는 판독/기록제어부(1)에 결합되고 플래그비트열(12)에 대하여 비트선쌍 Bn을 통하여 플래그신호를 타이밍제어하여 입출력한다.
CAM은 또 응답레지스터(3)와, 복시선택분리회로(4)와, 워드제어회로(6) 및 제어회로(5)를 포함한다.
응답레지스터(3)는 플래그비트열(12)과 메모리셀배열(2)에 출력된 검색결과를 일시적으로 보존한다.
복수선택분리회로(4)는 다수의 검색결과를 얻을 때 미리 정해진 로직(logic)에 따라 이들의 검색결과중 하나를 선택하여 매치어드레스(match address)(MA)를 출력한다.
워드제어회로(6)는 외부어드레스 EA, 매치어드레스 MA 및 제어신호 ψ5를 제어회로(5)에서 받아서 워드라인 WD～Wm-1과 매치라인WO～Mm-1의 구동과 제어를 한다.
제어회로(5)는 타이밍제어신호 ψ1～ψ5를 출력한다.
제 22 도에 나타낸 CAM에서는 제어신호 ψ1 및 외부데이터 DO～Dn에 의해 플래그비트제어부(11) 및 판독/기록제어부(1)를 설정하면 제어신호 ψ2에 의해 플래그비트열(12) 및 메모리셀배열(2)의 어느것에 대하여도 판독, 기록 및 일치검색 동작을 특히 복잡한 제어없이 동시에 시행할 수 있다.
이들의 동작을 아래에 설명한다.
일치검색 동작이 검색모드에서 플래그비트제어부(11)와 판독/기록제어부(1)에 검색데이터를 설정하고; 워드제어회로(6)에 제어신호 ψ5를 주어 매치라인(match line)MO～Mm-1을 설정전위로 하고, 메모리셀배열(2)과 플래그비트열(12)에 검색데이터를 준 다음, 매치라인 MO～Mm-1에 출력된 검색 결과를 응답레지스터(3)에 래치(latch)하며 복수선택분리회로(4)에 입력하면 매치어드레스MA로서 출력되어 동작을 완료한다.
제한검색(마스크검색)은 검색데이터를 마스킹(masking)함으로써 가능한다.
기록동작에서는 기록모드에서 플래그비트제어부(11)와 판독/기록제어부(1)에 기록데이터를 설정하며 메모리셀배열(2)과 플래그비트열(12)에 기록데이터를 주어 워드제어회로(6)의 외부드레스 EA와 제어신호 ψ5를 입력하여 기록 되어야할 워드를 선택하며 그 워드에 기록데이터를 기록함으로써 동작을 완료한다.
기록데이터를 마스킹(masking)함으로써 부분기록(마스크기록)도 가능하다.
판독동작은 판독모드에서 워드라인 제어회로(6)에 외부어드레스 EA와 제어신호 ψ5를 입력함으로써 판독할 수 있는 워드를 선택하여 선택된 워드의 판독데이터를 플레그비트제어부(11)와 판독/기록제어부(1)에 취함으로써 동작을 완료한다.
불필요한 워드의 검색(가베이지 콜렉션:garbage collection)은 검색모드에서 마스크데이터를 메모리셀배열(2)에 주어 마스킹(masking)하고 플래그비트열(12)에 대해서만 마스크검색을 한다.
매치라인 MO～Mm-1에 출력된 검색결과가 응답레지스터(3)와 복수선택분리회로(4)에 입력된다. 복수선택분리회로(4)는 불필요한 워드를 나타내는 매치어드레스 MA를 출력하고 그 매치어드레스 MA를 워드제어회로(6)에 입력함으로써 동작이 완료된다.
즉, 플래그비트열(12)을 설치함으로써 가베이지콜렉션은 간단하게 실현된다.
다음 기록모드에서 매치어드레스를 워드제어회로(6)에 입력함으로써 불필요한 워드중의 하나의 워드를 활성화하여 불필요한 워드에 새로운 데이터의 기록도 실현할 수 있다.
제 23 도는 제 22 도에 나타낸 플래그비트열과 메모리셀배열의 한 예의 개략도이다.
제 23 도에서 플래그비트열(12)은 비트라인 bn와, 워드라인 WO～Wm-1 및 매치라인 WO～Wn-1 및 매치라인 WO～Mm-1에 각각 접속된 CAM셀 Co, O～Cm-1, n-1을 포함하고 있다.
메모리셀배열(2)에는 비트라인 bo,～bn-1,-1, 워드라인 WO～Wn-1 및 매치라인 WO～Mm-1에 각각 접속된 CAM셀 Co, O～Cm-1, n-1을 포함하고 있다. 제 23 도에서 명백한 바와 같이, 플래그비트열(12)에서 사용되는 플래그셀과 메모리셀배열(2)에서 사용되는 CAM셀은 동일한 구조를 갖고 있다. 또, 워드라인 WO～Wm-1과 매치라인 WO～Mm-1은 플래그비트열(12)과 메모리셀배열(2)에서 공통으로 사용되고 있다.
따라서, 플래그비트열(12)의 특별한 제어신호가 필요하다.
위에서 설명한 바와 같이 종래의 예에서는 CAM셀이 플래그비트열(12)과 메모리셀배열(2)에서 공통으로 사용되므로 특히 복잡한 제어수단을 추가함이 없이 가베이지 콜렉션을 실현할 수 있다.
제 24 도는 제 22 도에 나타낸 CAM의 데이터검색원리를 나타낸다.
제 24 도에서, 일치검색데이터 1011xxx(xxx는 고려하지 않음을 의미하며; 검색대상이 아님 비트)가 판독/기록제어부(1)에서 입력될 때, CAM(2)은 일치검색자료의 보다 높은 4비트 1011과 일치하는 데이터를 검색하여 제 3 워드(third word)W3, 제 6 워드 W6 및 제 10 워드 W10의 데이터가 일치하는 지의 여부를 결정하여 응답레지스터(3)에서 그 대응되는 워드에 1을 전송한다(transfer). 복수선택분리회로(4)에는 우선순위엔코더(priority encoder)(41)와 레지스터(42)가 포함되어 있다. 우선순위 엔코더(41)는 그 우선순위엔코더에 설정된 각행(row)의 우선순위를 가진다.
3개의 데이터가 위에서와 같이 일치검색데이터와 일치할 때 1은 최고의 우선순위를 가진 워드에 대응되는 레지스터(42)의 한 비트에 설정된다.
제 25 도(a)는 플래그비트를 포함하는 데이터와 플래그비트를 포함하는 일치검색데이터 사이의 비교개념을 나타낸다.
제 25 도(a)에 나타낸 예에서, 일치검색데이터 abc0의 0은 플래그비트를 나타낸다.
CAM(2)에서 기억된 데이터중에서 플래그비트로서 1을 가진 데이터는 검색에 참가하지 않으며 플래그비트가 0인 데이터만이 검색에 참가한다.
이 예에서 제 2 워드 W2의 데이터는 일치검색데이터와 일치한다.
따라서, 1은 제 2 워드 W2의 데이터에 대응되는 응답레지스터(3)에 설정된다.
일치하는 다수의 데이터가 있을 때 1은 제 24 도에서와 같이 최고 우선순위를 가진 데이터에 대응되는 응답레지스터(3)에 설정된다.
제 25 도(b)는 마스크검색의 개념을 나타낸다.
일치검색데이터중에서 워드데이터가 마스킹(masking)되어 마스크된 워드데이터는 모두 일치된다.
따라서, 검색은 플래그비트에 의해서만 행하여진다.
플래그비트만을 가진 일치검색데이터는 CAM메모리셀배열(2)의 플래그비트와 연속적으로 비교되어 1은 플래그비트가 일치하는 응답레지스터(3)의 대응워드에 설정된다.
이와같은 다수의 일치워드를 모두 불능화하는 동작이 필요한 경우가 있다.
즉, 일치검색에 있어서, 하나의 워드의 일치가 검색될 때 검색은 더이상 필요로 하지 않는다. 이 경우 다수의 일치워드는 불능화되어야 한다.
제 22 도에 나타낸 CAM에서 이 동작을 행하기 위하여 응답레지스어(3)의 내용이 복수선택분리회로(4)에 입력되어 일치워드의 어드레스중의 하나의 워드제어회로(6)에 입력되고 그 워드가 활성화 된다.
그리고, 플래그비트제어부(11)의 제어에 의해 워드의 플래그비트는 0에서 1로 재기록된다.
또, 그 워드에 대응되는 응답레지스터(3)의 값은 1(일치)에서 0(불일치)으로 재기록된다.
이와같은 동작에 의해, 다수의 워드중에서 하나의 워드의 불능화가 완료된다.
따라서, 다수의 일치워드를 불능화하기 위하여 위에서 설명한 일치동작을 일치워드의 수에 대응하는 회수로 반복해야 한다.
이와반대로, 불일치워드 모두를 불능화하는 동작이 필요한 경우가 있다.
이 경우에도, 위에서 설명한 모든의 일치워드의 불능화와 같은 동작을 반복해야 한다.
큰 기억용략을 가진 CAM에서는 워드의 수가 많기 때문에 일치하는 워드의 수도 많아진다.
따라서, 모든 일치워드를 위에서 설명한 방법에 따라 동작하는데는 많은 시간이 걸리게 된다.
따라서, 이 발명의 목적은 복잡한 제어수단을 추가함이 없이 병렬로 한 번에 불일치 또는 일치되는 워드의 동시불능화를 하도록 하는 내용주소화 기억장치 및 일치워드의 불능화방법을 제공하는데 있다.
간단히 말하면, 이 발명에서 다수의 행렬이 메모리셀에 기억된 데이터를 주어진 검색데이터와 비교하여 그 비교출력에 응답함으로써 데이터기억화회로의 각행(row)의 특정한 메모리셀 내용은 병렬로 재기록된다.
따라서, 이 발명에 의해 각행의 특별한 메모리셀의 내용을 일괄해서 재기록 할 수 있으며, 불일치 또는 일치를 나타내는 워드를 한번에 불능화할 수 있다.
제 2 의 발명에 의해, 데이터는 데이터기억회로의 다수의 행에 기어되고 플래그데이터를 기억하는 플래그데이터기억회로가 데이터기억회로의 각행에 대응하여 구성되어 있다.
외부플래그데이터는 플래그데이터기억회로에서 기억된 플래그데이터와 비교되어 이들사이의 일치를 결정하며 비교결과에 따라 플래그데이터를 병렬로 재기록한다.
즉, 플래그데이터기억회로는 검색하도록 하는 행에 대해서만 미리 플래그비트를 기억한다. 플래그데이터기억회로는 외부플래그데이터를 플래그데이터기억회로에 기억된 플래그비트와 비교하며, 동시에 재기록하는 회로는 결정된 행일치/불일치의 플래그데이터기억회로의 플래그비트를 재기록한다.
제 3 의 발명에서, 이 발명에서는 다수의 행렬에 배열된 메모리셀과, 플래그데이터를 기억하는 각 행에 대응되는 플래그셀을 포함한다. 하나의 워드를 구성하는 데이터기억회로는 동일행(row)의 메모리셀과 플래그셀에 의해 구성되며, 외부검색데이터는 메모리셀의 데이터와 비교되고 검색데이터의 플래그데이터는 플래그셀의 플래그와 비교되며 각각의 비교결과는 매치라인에 출력된다. 매치라인의 비교출력결과에 따라 논리동작회로는 논리동작을 행하며, 데이터기억회로의 플래그셀에 논리출력을 기록한다.
이 발명의 다른 목적, 특징 및 효과는 첨부도면에 따르는 이 발명의 구체적 설명에서 명백하게 알 수 있다.
첨부도면에 따라 아래에서 이 발명을 구체적으로 설명한다.
제 1 도는 이 발명의 1실시예의 개략적인 블록도이다.
제 1 도의 구조는 아래의 설명을 제외하고는 제 22 도의 설명과 동일한 구조이다.
즉, 제 22 도에 나타낸 응답레지스터(3) 대신에 논리기능을 가진 응답레지스터(30)가 설치되고, 제어회로(5) 대신에 제어회로(50)가 설치되어 있다.
논리기능을 가진 응답레지스터(30)는 플래그비트열(12)과 메모리셀배열(2)에서 매치라인 WO～Mm-1으로 출력된 검색결과를 보존하고, 전송라인쌍(transfer line pairs)TO～Tm-1을 통하여 플래그비트열(12)로 그 내용을 전송한다. 제어회로(50)는 타이밍제어신호 ψ1～ψ8를 출력한다. 타이밍제어신호 ψ1은 플래그비트제어부(11)에 주어지고, 타이밍제어신호 ψ2는 판독/기록 제어부(1)에 주어지며, 타이밍 제어신호 ψ3～ψ5는 논리기능을 가진 응답레지스터(30)에 주어지고, 타이밍제어신호 ψ6은 플래그비트열(12)에 주어지며, 타이밍제어신호 ψ7은 복수선택분리회로(4)에 주어지고, 타이밍제어신호 ψ8은 워드제어회로(6)에 주어진다.
제 2 도는 이 발명의 1실시예의 동작을 나타낸다.
CAM에서의 일치워드불능화 동작을 제 1 도와 제 2 도에 따라 설명한다.
일치검색, 판독, 기록 및 가베이지콜렉션의 동작은 위에서 설명한 종래의 실시예와 동일하다.
일치워드의 불능화(가베이지화)는 다음과 같은 방법으로 시행된다.
우선, 검색모드에서 검색동작은 메모리셀배열(2)에 대해서 시행된다.
이때, 검색데이터는 메모리셀비열(2)의 제 3 워드 W3, 제 4 워드 W4 및 제 5 워드 W5에 설정되어, 플래그비트열(12)에는 제 2 도에서와 같이 검색데이터가 설정되는 대응워드에 1이 설정된다.
검색데이터가 제 3 워드 W3 및 W4의 데이터와 일치할 때 검색결과는 논리기능을 가진 응답레지스터(30)의 레지스터로 전송되어 보존된다(hold).
즉, 1은 레지스터(31)에 일치워드 W3 및 W4에 대응하여 보존된다.
그 다음, 레지스터(31)에 보존된 검색결과는 논리기능으로 작용하는 인버터(32)에 의해 워드마다 반전되어(invert), 또다시 플래그비트열(12)로 전송된다.
그결과, 불필요한 워드만을 추출하여 플래그비트열(12)에 보존된다.
따라서, 그 플래그비트열(12)에는 1이 불필요한 워드이외에 새로히 불능화 되도록 하는 워드에 대응하여 설정된다. 이와같은 동작에 의해, 다수의 일치워드의 불능화를 병렬로 시행할 수 있다.
제 3 도(a)와 제 3 도(b)는 하나의 워드만을 나타내는 제 2 도의 또다른 실시예를 나타낸다.
제 3 도(a)의 실시예에서, 응답레지스터(30)에 기억된 검색결과는 제어신호 ψ에 응답하여 게이트회로(33)를 개방함으로써 플래그비트열(12)에서와 같이 기억된다.
제 3 도(b)의 실시예에서 검색결과는 게이트회로(33) 대신 제어신호 ψ에 응답하여 동작하는 인버터(34)에 의해 반전되며, 그 출력은 플래그비트열(12)로 전송된다.
제 4 도는 일치워드가 논리기능을 가진 응답레지스터를 사용함으로써 모두 불능화하는 하나의 실시예를 나타낸다.
제 4 도에 나타낸 실시예에서는 OR게이트(35)를 제 2 도에 나타낸 인버터(32)대신에 설치한다.
일치워드 모두를 불능화하기 위하여 1은 응답레지스터(30)의 레지스터(31)에 설정된 1을 가진 검색결과와 플래그비트열(12)에서 설정된 1을 가진 워드를 포함하여 플래그비트열(12)에 병렬로 새로 전송된다.
이 때문에, OR게이트(35)는 플래그비트열(12)의 각 워드와 레지스터(31)의 워드의 논리합을 제공한다.
제 5 도는 내지 제 8 도는 제 4 도에 나타낸 OR게이트(35)의 특별한 실시예를 나타낸다.
제 5 도에서는 응답레지스터(30)에 기억된 데이터와 검색결과와의 논리합이 OR게이트(35)에 의해 제공되며 그 출력은 제어신호 ψ에 응답하여 플래그비트열(12)로 전송된다. 그 OR게이트 대신 NOR게이트를 사용할 수 있다.
제 6 도에서 검색결과는 응답레지스터(30)에 기억되고 응답레지스터(30)에 기억된 데이터의 논리합과 OR게이트(35)에 의해 제공된 검색결과와, 그 출력은 응답레지스터(30)에 기억된다. 응답레지스터(30)에 기억된 데이터는 제어신호 ψ에 응답하여 플래그비트열(12)로 전송게이트(36)에 의해 전송된다.
제 7 도에서 NOR게이트(37)가 OR게이트(35) 대신에 사용되고 인버터(38)는 제 6 도의 전송게이트(36)대신에 설치되여 그 동작은 거의 동일하다.
제 8 도에서 나타낸 실시예에서, 플래그비트열(12)의 내용과 검색결과는 OR게이트(35)를 통과하여 직접 플래그비트열(12)로 전송된다.
제 9 도는 제 1 도에 나타낸 메모리셀배열(2)을 구성하는 CAM셀의 하나의 실시예를 나타낸 개략도이다.
제 9 도에 나타낸 CAM셀이 통상적으로 사용된다.
이 셀은 비트라인 bo 및 bo, 워드라인 WO, 매치라인 MO 및 접지 GND에 각각 접속되어 있고, 레지스터 R1 및 N채녈 MOS트랜지스터 Q1～Q5를 포함하고 있다.
워드라인 WO는 N채널 MOS트랜지스터 Q1 및 Q2의 게이트에 접속되고, 비트라인 bo는 N채녈 MOS트랜지스터 Q1 및 Q3의 소스(Source)에 접속되어 있으며, 비트라인 bo는 N채널 MOS트랜지스터 Q2 및 Q4의 소스에 접속되고 있다.
기억데이터를 보존하는 레지스터 R1은 N채널 MOS트랜지터 Q1의 드레인(drain)에 접속되고 N채널 MOS트랜지스터 Q4의 게이트에 접속된 노드(Node)N1을 가지며, 레지스터 R1의 노드 N2는 N채널 MOS트랜지터 Q2의 드레인과 N채널 MOS트랜지스터 Q3의 게이트에 접속되어 있다.
N채널 MOS트랜지스터 Q3 및 Q4 의 각각의 드레인 N채널 MOS트랜지스터 Q5의 게이트에 접속되어 있고, N채널 MOS트랜지스터 Q5 의 N채널 MOS트랜지스터 Q5 의 드레인은 매치라인 MO에 접속되며 그 소스는 접지 GND 에 접속되어 있다.
제 10 도는 제 1 도에 나타낸 프래그비트열(12)을 구성하는 플래그셀의 한 실시예를 나타낸 회로의 개략도이다.
제 10 도에 나타낸 플래그셀은 제 9 도의 CAM셀에 기준하여 다소 변형된 것이다.
제 9 도에 나타낸 CAM셀과 유사하며 플래그셀은 비트라인 bo 및, 워드라인 WO 매치라인 MO 및 접지 GND 에 각각 접속되고, 또 논리기능을 가진 응답레지스터(30)의 노드 N21 및 N22에 접속되어 있다.
플래그셀은 레지스터 R11 및 N채널 MOS트랜지스터 Q11～Q17 을 포함한다.
워드라인 WO 은 N채널 MOS트랜지스터 Q11 및 Q12의 게이트에 접속되고, 비트라인 bn 은 N채널 MOS트랜지스터 Q11 및 Q13 의 소스에 접속되며, 비트라인은 N채널 MOS트랜지스터 Q12 및 Q14 의 소스에 접속된다.
기억데이터를 보존하는 레지스터 R11 의 노드 N11 은 N채널 MOS트랜지스터 Q11 의 드레인과 N채널 MOS트랜지스터 Q14 의 게이트에 접속되며, 레지스터 R11 의 노드 N12 는 N채널 MOS트랜지스터 Q12 의 드레인과 N채널 MOS트랜지스터 Q13 의 게이트에 접속되어 있다.
N채널 MOS트랜지스터 Q13 및 Q14 의 드레인은 N채널 MOS트랜지스터 Q15의 게이트에 접속되고 N채널 MOS트랜지스터 Q15 의 드레인은 매치라인 MO에 접속되며 소스는 접지 GND에 접속되어 있다.
또, 제 1 도의 제어회로(50)에서 출력된 전송제어신호 ψ6은 N채널 MOS트랜지스터 Q16 및 Q17 의 각각의 게이트에 주어진다.
레지스터 R11 의 노드 N11 및 N12 는 각각 N채널 MOS트랜지스터 Q16 및 Q17의 드레인에 접속되고, 논리기능을 가진 응답레지스터(30)의 노드 N21 및 N22는 N채널 MOS트랜지스터 Q16 및Q17의 소스에 각각 접속되어 있다.
제 11 도는 제 9 도 및 제 10 도의 나타낸 CAM셀과 플래그셀의 기록동작을 나타내는 타이밍챠트이며, 제 12 도는 일치검색동작을 나타내는 타이밍챠트이다.
제 9 도에 나타낸 CAM셀의 동작을 설명한다.
제 11 도(a)에서, 기록동작은 워드라인WO 가 H 레벨로 설정될 때 N 채널 MOS 트랜지스터 Q1 및 Q2 는 온(on)되어 데이터는 제 11 도(b)에 나타낸 바와같이 비트라인 bo 및에 주어지고 레지스터 R1 의 내용을 재기록한다.
이때 매치라인 MO 는 제 11 도(c)에 나타낸 바와같이 L 레벨을 보존한다.
판독동작에 있어서, 비트라인 bo 및는 적당한 전위로 프리차지(precharge)되고, 워드라인 WO 는 H 레벨로 설정되어, N 채널 MOS 트랜지스터 Q1 및 Q2 가 온(on)되고 레지스터 R1 의 데이터는 비트라인쌍에 판독된다.
일치검색동작에 대해서 설명하면, 1 은 레지스터 R1 에 기억되고(즉, 노드 N1가 H 레벨에 있고 노드 N2 가 L 레벨에 있음)워드라인 WO 과 비트라인및 BO 가 제 12 도(a) 및 (b)에 나타낸 바와같이 L 에 있으며, 매치라인 MO 가 제 12 도(c)에 나타낸 바와같이 적당한 전위로 프리차지되어 있다고 할 때, 이 때에는 N 채널 MOS트랜지스터 Q3 는 오프(OFF)되고 N 채널 MOS트랜지스터 Q4 는 온(on)되며 노드 N3 는 L레벨에 있고 N채널 MOS트랜지스터 Q5는 오프된다.
레지스터 R1 에 기억된 데이터가 비트라인쌍에 주어진 데이터와 일치할 때, 즉 1 이 그 비트라인쌍에 주어질때(즉, H 레벨이 bo에 주어지고 L레벨이에 주어짐), 노드 N3 는 L 레벨에 도달되어 N채널 MOS트랜지스터 Q5는 오프되며 매치라인 MO 는 제 12 도(c)에 파선에 의해 나타낸 바와같이 프리차지(precharge)레벨을 유지한다.
레지스터 R1 에 기억된 데이터가 비트라인쌍에 주어진 데이터와 일치하지 않을 때, 즉 O이 비트라인쌍에 주어질 때(L레벨이 bo에 주어지고, H레벨이에 주어짐), 노드 N3 는 H 레벨에 도달되고 N채널 MOS트랜지스터 Q5 는 온되며 제 12 도(c)의 실선으로 나타낸 바와같이 매치라인 MO는 L(GND)레벨로 된다.
일치/불일치는 매치라인 MO 의 전위레벨에 따라 결정된다.
제 10 도에 나타낸 플래그셀의 동작을 설명한다.
기록,판독 및 일치검색동작은 제 9 도에 나타낸 회로의 동작과 동일하다.
이 플래그셀에서는, 논리기능을 가진 응답레지스터(30)의 내용은 레지스터 R11 로 전송될 수 있다.
논리기능을 가진 응답레지스터(30)의 내용은 노드 N21 및 N22 에서 나타나있으며, 그 내용은 H레벨에서 전송제어신호 ψ6 를 설정시킴으로써 레지스터 R11 의 노드 N11 와 N12 로 전송시킬 수 있다.
제 13 도는 제 1 도의 플래그비트열(12)과 메모리셀배열(2)를 나타낸 개략도이다.
CAM셀 CO, O∼Cm-1 , n-1 은 제 9 도의 CAM셀과 대응되며, 플래그셀 Fo∼Fn-1 은 제 10 도의 CAM 셀과 대응된다.
제 13 도에서 워드라인 WO∼Wm-1과 매치라인 MO∼Mm-1은 CAM셀과 프래그셀에 공통적으로 사용된다.
비트라인 bo ,∼bn 및은 CAM셀과 플래그셀에 공통되는 구조를 가진다.
따라서, 기록,판독 및 일치검색동작(가베이지콜렉션 포함)은 CAM셀과 플래그셀에서와 동일하며 이들의 동작을 동시에 행할 수 있다.
플래그셀 FO∼Fm-1 은 이들의 게이트에 주어진 전송제어신호 ψ6 를 가진 N채널 MOS트랜지스터를 통하여 논리기능을 가진 응답레지스터(30)에 접속된 전송라인쌍 TO∼Tm-1 에 접속되어 있다.
제 14 도는 논리기능을 가진 응답레지스터(30)를 구성하는 1비트 그룹의 응답레지스터 실시예를 나타낸다.
제 14 도에 나타낸 응답레지스터는 레지스터 R21, N채널 MOS트랜지스터 Q21∼Q23 및 P채널 MOS트랜지스터 Q24로 구성되고, 매치라인 MO, 전송라인쌍 TO, 결과출력라인 LO, 제어신호라인 ψ3～5ψ, 공급전압원 Vcc 및 접지전위 GND에 접속되어 있다.
매치라인 MO 는 제어신호라인 ψ3에 접속된 게이트를 가지는 N채널 MOS트랜지스터(21)를 통하여 레지스터 R21의 노드 N21 에 접속되어 있고, 전송라인쌍 TO 는 레지스터 R21의 노드 N21 및 N22 에 접속되어 있으며, 결과 출력라인 LO 는 레지스터 R21 의 노드 N21 에 접속되고 레지스터 R21 의 노드 N22 는 매치라인 MO 에 접속된 게이트를 가진 N채널 MOS트랜지스터 Q22 및 제어신호라인 ψ4에 접속된 게이트를 가진 N채널 MOS트랜지스터 Q23를 통하여 접지전위 GNA 에 접속되어있다.
제 14 도에 나타낸 논리기능을 가지는 응답레지스터(30)를 구성하는 1비트 그룹의 응답레지스터의 동작을 설명한다.
첫째로, 매치라인 MO 의 데이터를 레지스터 R21 에 전송하는 동작을 설명한다.
우선, 제어신호 ψ5를 L레벨로 설정시킴으로써 P채널 MOS트랜지스터 Q24는 매치라인 MO는 H레벨로 프리차지(precharged)되며, 또 다시 P채널 MOS트랜지스터 Q24 는 오프된다.
일치검색동작의 결과가 일치를 나타낼 때 매치라인 MO 는 H레벨에 도달되고, 그 결과가 불일치를 나타낼 때 매치라인 MO 는 1레벨에 도달된다.
제어신호 ψ3 를 H레벨까지 상승시킴으로써 N채널 MOS 트랜지스터 Q21 은 온되고 매치라인 MO의 데이터는 레지스터 R1의 N21에 기록된다.
일반전송은 이와같은 방법으로 시행된다.
제 15 도는 플래그비트열에 일치워드를 일괄해서 전송하는 동작을 나타낸 타이밍챠트이다.
제 15 도에서, 제 14 도에 나타낸 매치라인 MO의 데이터와 레지스터 R21의 데이터사이의 OR동작결과를 레지스터 R21에 전송시킨 다음 플래그비트열(12)에 주어지게 하는 동작을 설명한다.
일치검색동작 또는 가베이지콜렉션의 결과로서 일치를 나타낼 때 매치라인 MO는 제 15 도(c)의 실선으로 나타낸 것과 같이 H레벨에 도달되고 불일치를 나타낼 때 매치라인 MO는 제 15 도(c)의 파선으로 나타낸 바와같이 L레벨에 도달된다.
따라서, N채널 MOS트랜지스터 Q22 는 각각에 대응해서 온 또는 오프로된다.
제어신호 ψ4를 제 15 도(e)에서 나타낸 바와같이 H레벨로 상승시킴으로써 N채널 MOS트랜지스터 Q23 은 온으로 된다.
이때, 매치라인 MO가 H레벨에 있으면 레지스터 R21의 노드 N22 는 N채널 MOS트랜지스터 Q22 및 Q23 을 통하여 접지전위 GND 로 된다.
더 자세히 설명하면 일치를 나타낼 때 레지스터 R21 은 레지스터 R21 의 원래의 값에 관계없이 (제 5 도(h)에 나타낸 바와 같이 노드 N21 은 H레벨에 있고 노드 N22 는 L레벨에 있음)1에 도달된다. 반면에, 매치라인 MO가 L레벨에 있을 때, 즉 불일치할때 N채널 MOS트랜지스터 Q22 는 오프되므로, 제어신호 ψ4를 H 레벨로 상승시켜 N채널 MOS트랜지스터 Q23 를 온하여도 레지스터 R21 은 원래의 값을 유지한다.
제어신호 ψ6이 제 15 도(g)에서와 같이 H레벨로 상승할때 제 10 도에 나타낸 N채널 MOS트랜지스터 Q16 및 Q17 은 온되고, 제 15 도(h)에 나타낸 노드 N21 및 N22의 전위는 제 15 도(i)에서와 같이 노드 N11 및 N12 로 전송되어 비트플래그열(12)의 전송은 완료된다.
MOS트랜지스터 Q16 및 Q17 은 온되고, 제 15 도(h)에 나타낸 노드 N21 및 N22 의 전위는 제 15 도(i)에서와 같이 노드 N11 및 N12 로 전송되어 비트플래그열(12)의 이와같은 전송은 완료된다.
제 16 도는 플래그셀의 또 다른 실시예를 나타낸 개략도이다.
제 16 도의 플래그셀은 비트라인 bn 와,, 워드라인 WO,, 매치라인 MO 및 고정전위 Vcp 그리고 논리기능을 가진 응답레지스터(30)의 2개노드 N21 및 N22 와 제어회로(50)에서 출력된 전송제어신호 ψ6 에 접속되어 있다.
그리고 플래그셀은 콘덴서 C31 및 C32 와 N채널 MOS트랜지스터 Q31～Q37을 포함한다.
워드라인 WO 는 N채널 MOS트랜지스터 Q31 및 Q32 의 게이트에 접속되고, 비트라인 bn 은 N채널 MOS트랜지스터의 Q31 및 Q33 의 소오스(sources)에 각각 접속되며, 비트라인은 N채널 MOS 트랜지스터 Q32 및 Q34의 소스에 접속되어 있다.
기억데이터를 보존하는 콘덴서 C31 은 N채널 MOS트랜지스터 Q31의 드레인과 N채널 MOS트랜지스터 Q33 의 게이트에 접속된 노드 N31 를 가진다.
반면에 콘덴서 C32 는 N채널 MOS트랜지스터 Q32 의 드레인과 N채널 MOS트랜지스터 Q34 의 게이트에 접속된 노드 N32를 가진다.
N채널 MOS트랜지스터 Q33 및 Q34 의 각 드레인은 함께 N채널 MOS트랜지스터 Q35의 소스에 접속되고, N채널 MOS트랜지스터 Q35 의 드레인과 게이트는 매치라인 MO에 접속된다.
또, 전송제어신호 ψ6은 N채널 MOS트랜지스터 Q36 및 Q37 의 각각의 게이트에 주어진다.
콘덴서 C31 은 N채널 MOS트랜지스터 Q36의 드레인에 접속된 노드 N31 을 가지며 콘덴서 C32 는 N채널 MOS트랜지스터 Q37 의 드레인에 접속된 노드 N32 를 가지고, 논리기능을 가진 응답레지스터(30)는 N채널 MOS트랜지스터 Q36 및 Q37 각각의 소스에 접속된 노드 N21 및 N22 를 가진다.
제 16 도의 플래그셀의 동작을 설명한다.
기록동작은 워드라인 WO 는 H 레벨로 설정되어 N채널 MOS트랜지스터 Q31 및 Q32를 온하고 데이터는 비트라인 bn 및 bn에 주어지며, 데이터(축적전하)는 콘덴서 C31 및 C32 에 보존됨으로써 시행된다.
판독동작은 비트라인 bn 및은 적당한 전위로 프리차지 부유상태로 되고, 워드라인 WO 는 H 레벨로 설정되어 N채널 MOS트랜지스터 Q31 및 Q32는 온되며 콘덴서 C31 및 C32의 데이터(축적전하)는 비트라인쌍및 bn 에서 판독됨으로써 시행된다.
일치 검색동작은 예컨대 플래그셀(노드 N31 에서 H레벨, 노드 N32에서, L레벨)에 1 이 기억되어 있고 비트라인 bn 및이 함께 H레벨이 있으며, 매치라인 MO는 적당한 전위에서 프리차지되어 있는 것으로 한다. 이때에 N채널 MOS트랜지스터 Q33 는 온되고 N채널 MOS트랜지스터 Q34는 오프된다.
플래그셀에 기억된 데이터가 비트라인쌍에 주어진 데이터와 일치할 경우, 즉 1 이 비트라인쌍(bn 에 H 레벨,에 L 레벨)이 주어질 때 노드 N33 는 H 레벨로 되고, N채널 MOS 트랜지스터 Q35 는 오프되며 매치라인 MO 는 프리차지레벨을 유지한다.
플래그셀에 기억된 데이터가 비트라인쌍에 주어진 데이터와 일치하지 않을 때, 즉0이 비트라인쌍(bn 에 L 레벨,에 H레벨)에 주어질 때 노드 N33는 L레벨로 되고 N채널 MOS트랜지스터 Q35 는 온되며 매치라인 MO 는 N채널 MOS트랜지스터 Q35 및 Q34 를 통하여 비트라인에 의해 L 레벨로 된다.
일치/불일치는 매치라인 MO 의 전위레벨에 따라 판정된다.
논리기능을 가진 응답레지스터(30)로부터의 전송동작을 다음과 같이 행하여진다.
즉, 논리기능을 가진 응답레지스터(30) 의 내용은 노드 N21 및 N22 에서 나타낸다.
제어전송신호 ψ6 이 H레벨로 설정될 때 그 내용은 플래그셀의 노드 N31 및 N32 로 전송되고, 그 전송데이터는 콘덴서 C31 및 C32 에서 보존된다.
제 17 도는 플래그셀의 또 다른 실시예를 나타낸 것이다.
제 17 도의 플래그셀은 비트라인 bn 및, 워드라인 WO, 매치라인 MO 및 접지전위 GND 그리고 논리기능을 가진 응답레지스터(30)의 노드 N22 에 각각 접속되어 있다.
그리고 전송제어신호 ψ6가 주어져 있다.
이 플래그셀은 레지스터 R41 과 N채널 MOS트랜지스터 Q41～Q47을 포함한다.
워드라인 WO 는 N채널 MOS트랜지스터 Q41 및 Q42 의 게이트에 접속되어 있고, 비트라인 bn은 N채녈 MOS트랜지스터 Q41 의 소스와 N채널 MOS트랜지스터 Q45 의 게이트에 접속되고, 비트라인에은 N채널 MOS트랜지스터 Q42 의 소스와 N채널 MOS트랜지스터 Q46 의 게이트에 접속되어 있다.
기억데이터를 보존하는 레지스터 R41 은 N채널 MOS트랜지스터 Q41 의 드레인과 N채널 MOS트랜지스터 Q44 의 게이트에 접속된 노드 N21 과, N채널 MOS트랜지스터 Q42 의 드레인과 N채널 MOS트랜지스터 Q43 의 게이트에 접속된 노드 N42 를 가진다.
전송제어신호 ψ6은 N채널 MOS트랜지스터 Q47의 게이트에 주어진다.
레지스터 R41 은 N채널 MOS트랜지스터 Q47 의 드레인에 접속된 노드 N42를 기지며, 논리기능을 가진 응답레지스터(30)는 N채널 MOS트랜지스터 Q47의 소스에 접속된 노드 N22 를 가진다.
플래그셀의 기록동작, 일치검색동작 및 전송동작은 제 10 도와 제 16 도에 나타낸 플래그셀에서와 동일하다.
따라서 그 설명은 생략한다.
제 18 도는 플래그셀의 또 다른 실시예를 나타낸 개략도이다.
제 18 도는 나타낸 이 실시예에서는 N채널 MOS트랜지스터 Q18 및 Q19 는 제 10 도에 나타낸 실시예의 N채널 MOS트랜지스터 Q16 및 Q17 대신 구성되어 있다.
더 자세하게 설명하면, N채널 MOS트래지스터 Q18 은 노드 N12 에 접속된 드레인과 매치라인 MO 에 접속된 게이트를 가진다.
N채널 MOS트랜지스터 Q18 은 N채널 MOS트랜지스터 Q19 의 드레인에 접속된 소스를 가진다.
제어신호 ψ6은 N채널 MOS트랜지스터 Q19의 게이트에 주어진다.
제어신호 VCT 는 N채널 MOS트랜지스터 Q19 의 소스에 주어진다.
이와같은 점을 제외하고는 이 구조가 제 10 도와 동일하다.
제 18 도에 나타낸 플래그셀의 동작을 아래와 설명한다.
그 플래그비트에서는 매치라인 MO 가 H레벨이 있을때(일치표시), 제어신호 VCT 는L레벨에서 고정되고 제어신호 ψ6는 H레벨에서 활성화되어 노드 N11은 L로 되고, 노드 N12 는 H레벨로 된다.
따라서, 1 은 일치워드(불능화)의 플래그비트에서 설정시킬수 있다.
불일치의 경우, 매치라인 MO 는L레벨에 있다.
따라서, 제어신호 ψ6 이 H레벨에서 활성화되어 N채널 MOS트랜지스터 Q19 가 온으로 되어도 N채널 MOS트랜지스터 Q18 은 오프된다.
따라서, 플래그비트의 데이터는 변화되지 않는다.
즉, 플래그셀은 또 OR기능(논리기능)을 가진다.
새로운 검색동작을 받게되는 워드는 불필요한 워드에 가할 수 있다.
제어신호 VCT 의 값이 H레벨에서 고정될 때, 일치를 나타낸 불필요한 워드(통상의 검색에서 검색에 참가하지 않는 워드)는 필요한 워드(탐색에 참가한 워드)로서 새로 설정시킬수 있다.
제 19 도는 그 플래그셀의 일반화된 실시예를 나타낸다.
제 19 도에서, 플래그셀(80)은 데이터 기억회로(81), 데이터비교회로(82), 비교결과 출력회로(83), 제 1 입력포트(first input prit)(84), 제2입력포트(85)를 포함하며, 설 평행하게 배치된 워드라인(86)과 매치라인(88)과 이를 직교하는 전송제어라인(87)에 되어 있다.
제2입력데이터(또는 입력/출력데이터)bn, 제2입력데이터 to 및 일치검색데이터 kn 는 플래그셀에 입력되어 있다.
제 1입력데이터 bn 은 제1입력포트(84)를 통하여 데이터기억회로(81)에 입력되고, 제1입력포트(84)는 워드라인(86)에 접속되어 있다.
제2입력데이터 to 는 제2입력포트(85)를 통하여 데이터기억회로(81)에 입력되고, 제2입력포트(85)는 전송제어라인(87)에 접속되어 있다.
데이터기억회로(81)에 기억된 데이터와 일치검색데이터 kn 는 데이터 비교회로(82)에 입력되고 그 비교결과는 비교결과출력회로(83)에 입력되어 있다.
또, 비교결과 출력회로(83)는 매치라인(88)에 접속되어 있다.
제 19 도에서, 제 1입력데이터 bn 의 플래그셀(80)로의 기록동작을 설명한다.
제1입력데이터 bn 은 플래그셀(80)에 주어지고, 그 다음 워드라인(86)이 제어되어서 제1입력포트(84)가 개방되고 데이터가 데이터기억회로(81)에 입력되며 워드라인(86)이 또 다시 제어되어 제1입력포트(84)가 닫혀진다.
이와같이하여, 기록작동이 완료된다.
플래그셀(80)의 일치검색작동을 아래에 설명한다.
일치검색데이터 kn 이 플래그셀(80)에 입력될 때 데이터 비교회로(82)에 있어서 일치 검색데이터 kn 와 데이터기억회로(81)에 기억된 데이터와의 일치비교가 시행되어 그 결과는 비교결과 출력회로(83)를 통하여 매치라인(88)으로 출력된다.
이와같이 하여 일치검색동작은 완료된다.
이들의 동작은 종래의 CAM셀에서의 일반적인 동작이다.
제 19 도에 나타낸 플래그셀(80)의 특징은 워드라인(86)과 매치라인(88)에 직교하는 전송제어라인(87)에 의해 제어되는 제2입력포트(85)를 구비하는데 있으며, 제2입력데이터 to 의 플래그셀(80)로의 기록동작(아래에서는 전송동작으로함)이 가능하다는 것이다.
이 전송동작을 설명한다. 제2입력데이터 to 는 플래그셀(80)에 주어지고 그 다음 전송제어라인(87)이 제어되어 제2입력포트(85)가 개방되고 데이터가 데이터기억회로(81)로 전송되며, 또 다시 전송제어라인(87)이 제어되어 제2입력포트(85)가 닫혀진다.
이와같이하여 전송동작이 완료된다.
제 20 도는 제 13 도를 일반화시킨 실시예로서 제 1 도의 메모리셀배열(2)과 플래그비트열(12)을 나타내는 회로도이다.
제 20 도에서, 메모리셀배열(2)에는 CAM셀 Co, O～Cm-1, n-1 을 포함하며, 플래그비트열(12)에는 플래그셀 FO～Fm-1 을 포함한다.
워드라인 WO～Wm-1과 매치라인 MO～Mm-1 은 CAM셀 CO, O～Cm-1, n-1 및 플래그셀 FO～Fm-1 에 공통으로 접속되어 있다.
기록데이터라인(비트라인 또는 제1입력데이터라인에 대응함)bo～bn 과 일치검색데이터 ko～kn 도 CAM셀 Co, O～Cm-1, n-1 및 플래그셀 FO～Fm-1에 공통으로 접속되어 있다.
따라서, 기록, 판독 및 일치검색동작(가베이지콜렉션 포함)은 CAM셀 O～Cm-1, n-1 및 플래그셀 FO～Fm-1 에서 동일하게 동작을 행할 수 있다.
또, 논리기능을 가진 응답레지스터(30)에 접속된 전송라인 to～tm-1은 플래그셀 FO～Fm-1 에 접속되어 있다.
제 20 도의 플래그셀 FO～Fm-1 은 위에서 설명한 제 19 도의 플래그셀(80)에서와 동일하며, 데이터기억회로(91), 데이터비교회로(92), 비교결과출력회로(93), 제1입력포트(또는 입력/출력포트)(94) 및 제2입력포트(95)를 포함하고, 서로 평행하게 배치된 워드라인 WO～Wm-1과 매치라인 MO～Mm-1 과 이들과 직교하는 전송제어라인 ψ6에 접속되어 있다.
그 접속에 대한 상세한 설명은 제 19 도에서와 동일하다.
제 20도의 CAM셀 CO, O～Cm-1, n-1 은 데이터 기억회로(91), 데이터비교회로(92), 데이터비교회로(92), 비교결과 출력회로(93) 및 제1입력포트(또는 입력/출력포트)(94)을 포함하며, 워드라인 WO～Wm-1 과 매치라인 MO～Mm-1 에 접속되어 있다.
데이터기억회로(91)에 기억된 데이터와 일치검색데이터 ko 는 데이터비교회로(92)에 입력되고 그 비교결과는 비교결과 출력회로(93)에 입력되어 있다. 또 비교결과 출력회로(93)는 매치라인 MO 에 접속되어 있다.
위에서 설명한 바와같이, 이 실시예에 의한 플래그셀은 2차원배열상으로 배열된 CAM 셀 배열에 인접하영 배치되고 공통의 워드라인 WO～Wm-1 과 공통의 매치라인 MO～Mm-1 에 접속되어 있다.
이 플래그셀에서, 데이터기억회로(91), 데이터비교회로(92), 비교결과 출력회로(93) 및 제1출력포트(94)는 CAM셀에서와 동일한 구조를 가진다.
따라서, 플래그셀에 대한 기록, 판독, 일치검색 및 가베이지 콜렉션(불필요한 워드의 검색)의 각 동작은 CAM 셀에서와 동일한 절차를 통하여 동시에 실행할 수 있다.
또, 워드의 검색결과의 데이터를 입력하는 포트가 플래그셀에 설치되어 있어 다수의 워드를 동사에 병렬로 불능화할 수 있다.
또, 일치검색 및 가베이지 콜렉션 동작으 결과를 각 워드마다 보존하고 있는 응답레지스터에는 보존데이터와 새로운 검색결과와의 논리동작기능을 갖고 있으므로 우선 가베이지콜렉션을 실행하고 그 결과를 불필요한 워드데이터로서 보존하며, 또 일치검색동작을 행하여 새로 불능화하고 싶은 워드를 검색하고 그 논리동작을 취함으로써 모든 불필요한 워드을 응답레지스터에 보존할 수 있다.
보존데이터를 위에서와같이 플레그셀에 병렬로 전송함으로써 그전부터의 불필요한 워드에 부가하여 새로운 다수의 워드를 동시에 불능화시킬 수 있다.
또, 새로운 입력포트를 플래그셀에 설치함으로써 플래그셀은 템포러리 레지스터(temporary resister)로서 사용할 수 있으며, CAM의 각 워드에 부수하는(incidental)연산기능을 보다 유효하게 사용할 수 있다.
위에서 설명한 바와 같이, 이 실시예에 의해 미치라인에 출력된 비교결과에 따른 데이터를 플래그셀에 기록하고 플래그셀에 기억되어 있는 데이터를 메모리셀의 각행(row)마다 병렬로 미리 정해진 일렬에 기록함으로써 다수의 일치워드를 일괄하여 불능화할 수 있다.

Claims (15)

  1. 주어진 검색데이터에 기준하여 검색동작을 하고, 특정워드를 지정하는 내용주소화 기억장치에 있어서, 다수의 행과 다수의 열로되는 메모리셀을 포함하는 데이터기억수단과, 상기 데이터기억수단의 각 메모리셀에 기억된 데이터와, 일치를 검출하는 검색데이터와를 비교하는 데이터비 교수단과, 상기 데이터기억수단에 의해 기억되어 있는 특정메모리셀의 각행의 내용을 병렬로 재기록 하기 위하여 상기 데이터비교수단으로부터의 출력에 응답하는 재기록수단으로 구성하는 것을 특징으로 하는 내용주소화 기억장치.
  2. 주어진 검색데이터에 기준하여 검색동작을 하고, 특정워드를 지정하는 내용주소화 기억장치에 있어서, 복수의 행과 복수의 열로 되는 메모리셀을 포함하는 데이터 기억수단과, 플래그셀에 기억되고 있는 플래그데이터를 기억하는 메모리셀의 각행에 대응하여 설치된 플래그데이터 기억수단과, 외부의 데이터선에서 주어지는 플래그데이터와, 검색데이터와의 일치를 검출하는 상기 플래그 데이터기억수단의 플래그데이터와를 비교하는 플래그데이터 비교수단과, 상기 플래그데이터기억수단의 비교결과에 응답하여 상기 플래그데이터기억수단에 기억된 플래그데이터를 병렬로 재기록하는 재기록수단을 구비한 것을 특징으로 하는 내용주소화 기억장치.
  3. 제 2항에 있어서, 상기 플래그데이터기억수단은 검색하는 행(row)에서만 플래그비트를 미리 설정하고, 상기 플래그데이터비교수단은 외부에서 주어진 플래그데이터와 상기 플래그데이터 기억수단에 기억된 플래그비트를 비교하는 수단을 포함함을 특징으로 하는 내용주소화 기억장치.
  4. 제 2 항에 있어서, 상기 재기록수단에는 플래그데이터 비교수단에 의해 일치하도록 결정된 그행(row)의 플래그데이터기억수단의 플래그비트를 재기록하는 수단을 포함함을 특징으로 하는 내용주소화 기억장치.
  5. 제 4 항에 있어서, 상기 재기록수단에는 플래그데이터기억수단에 의해 일치하지 않도록 결정된 행(row)의 플래그비트를 기록하는 수단을 포함함을 특징으로 하는 내용주소화 기억장치.
  6. 특정워드(specific word)를 지정하는 데이터와, 플래그데이터를 포함하는 검색데이터에 따라 검색동작을 실행하는 내용주소화 기억장치에 있어서, 다수의 행렬에 배치된 메모리셀과, 하나의 워드를 구성하는 동일한 행(same row)의 플래그셀, 메모리셀 및 플래그데이터를 기억하는 행(row) 각각에 대응되는 플래그셀을 포함하는 데이터기억수단과, 메모리셀 각각과, 상기 검색데이터와 사익 메모리셀의 데이터를 비교하며 상기 검색데이터의 플래그데이터와 상기 플래그셀의 플래그데이터를 비교하는 데이터 기억수단의 플래그셀 각각에 대응하여 구성한 비교수단과, 상기비교수단에 의해 비교결과를 출력하는 상기 데이터기억수단의 각행에 대응하여 구성한 매치라인과,
    상기 데이터기억수단의 각행에 대응하여 논리동작을 행하는 매치라인에서의 출력을 받아드리도록 구성한 논리동작수단과, 상기 논리동작수단에서 상기 데이터기억수단의 플래그셀로 출력을 기록하는 기록수단을 구성함을 특징으로 하는 내용주소화 기억장치.
  7. 제 6 항에 있어서, 상기 논리동작수단에는 상기 기록수단에 주어지는 상기 매치라인의 출력신호를 반전시키는 반저수단(inverting means)을 포함함을 특징으로 하는 내용주소화 기억장치.
  8. 제 6 항에 있어서, 상기 논리동작수단에는 기록수단에서와 같이 상기 매치라인에서의 출력을 전송하는 전송수단을 포함함을 특징으로 하는 내용주소화 기억장치.
  9. 제 6 항에 있어서, 상기 논리동작수단에는 각행(row)의 매치라인에서의 데이터출력을 기억하는 레지스터수단과, 상기 레지스터수다너에 기억된 데이터와 상기 기록수단에 출력을 제공하는 상기 데이터기억수단의 플래그셀에 기억된 플래그데이터의 논리합을 제공하는 논리합수단을 포함함을 특징으로 하는 내용주소화 기억장치.
  10. 제 6 항에 있어서, 상기 각행에 대응하여 각각 설치된 워드라인(word line) 및 데이터전송라인(date transfer line)과, 상기 워드라인과 상기 데이터전송라인을 각각 직교하는 제1 및 제2데이터라인 및 전송제어라인과, 상기 제1데이터라인에서 상기 메모리셀로 주어진 데이터를 기록하는 상기 워드라인의 활성화에 응답하는 수단과, 상기 제2데이터라인에서 상기 플래그셀로 주어진 데이터를 기록하는 상기 워드라인의 활성화에 응답하는 수단을 구성시켜 상기 기록수단에는 상기 논리동작수단에서 상기 데이터전송라인을 통하여 상기 플래그셀로 출력을 기록하는 상기 전송제어라인의 활성화에 응답하는 수단을 포함함을 특징으로 하는 내용주소화 기억장치.
  11. 제 10 항에 있어서, 상기 각 워드라인을 직교하는 제3 및 제4데이터라인을 구성시켜 상기 비교수단에는 상기 제3데이터라인을 통하여 주어진 검색데이터와 상기 메모리셀의 데이터를 비교하는 제1비교수단과, 상기 제4데이터라인을 통하여 주어진 상기 플래그데이터와 상기 플래그셀의 플래그데이터를 비교하는 제2비교수단을 포함함을 특징으로 하는 내용주소화 기억장치.
  12. 다수비트의 데이터와 플래그데이터를 포함한 검색데이터를 발생하는 검색데이터를 발생하는 검색데이터 발생수단과, 다수의 행렬에 배치된 메모리셀과 플래그데이터를 기억하는 각행에 대응하는 플래그셀을 포함하며 메모리셀과 프래그셀이 하나의 워드를 구성하는 동일행(row)인 데이터기억수단과, 상기 메모리셀 각각에, 상기 검색데이터발생수단에서 발생한 데이터와 상기 메모리셀의 데이터를 비교하며 상기 검색데이터 발생수단에서 발생한 플래그데이터와 상기 플래그셀의 플래그데이터를 비교하는 상기 데이터기억수단의 플래그셀 각각에 대응하여 설치된 비교수단과, 상기 비교수단에서 비교결과를 출력하는 상기 데이터기억수단의 각행(row)에 대응하여 구성된 매치라인(match line)과, 상기 데이터기억수단의 각 행(row)에 대응하여 설치되고 논리동작을 하는 상기 매치라인에서 출력을 받아드리는 논리동작수단과, 상기 논리동작수단에서 상기 데이터기억수단의 플래그셀로의 출력을 기록하는 기록수단으로 구성함을 특징으로 하는 검색용 내용주소화 기억장치.
  13. 다수의 행렬에 배치된 메모리셀과 플래그데이터를 기억하는 각행(row)에 대응하는 플래그셀을 포함하고 메로리셀과 동일열의 플래그셀이 하나의 워드(word)를 구성하며 검색결과에 따라 일치신호를 출력하는 상기 메모리셀과 상기 플래그셀에 검색데이터를 주어지게 하는 데이터기억수단을 포함한 내용주소화 기억장치에서 일치워드를 불능화하는 방법에 있어서, 상기 검색결과에 따라 데이터가 일치하는 메모리셀의 워드에 대하여 일치를 나타내는 플래그데이터를 보유하는 제1스텝과, 일치를 나타내는 상기 워드의 플래그셀 내용을 재기록하는 제2스템으로 구성함을 특징으로 하는 일치워드 불능화방법.
  14. 제 13 항에 있어서, 상기 제2스텝에는 사익 제1스텝에서 보존하는 플래그데이터를 반전시켜 상기 플래그셀의 반전데이터를 기록하는 스텝을 포함함을 특징으로 하는 일치워드 불능화방법.
  15. 제 13 항에 있어서, 상기 제2스텝에는 상기 제1스텝에서 보존한 플래그데이터와 상기 플래그셀에 결과를 기록하는 상기 플래그셀에 기억된 플래그데이터사이에서 논리동작을 하는 스텝을 포함함을 특징으로 하는 일치워드불능화방법.
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