CN103544981A - 多端口存储器件的方法及其结构 - Google Patents

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Abstract

本发明涉及多端口存储器件的方法及其结构。存储器件（10）包括使用衬底（128）形成的存储单元（11）、用于运载数据位的真位线（BL0）、以及用于运载为互补形式的所述第一真位线运载的所述数据位的互补位线（BL0B）。所述真位线耦接到所述存储单元并且在所述衬底上方横向延伸。所述真位线和所述互补位线彼此相邻并且在衬底上方垂直地堆叠。

Description

多端口存储器件的方法及其结构
技术领域
本公开通常涉及半导体器件,更具体地说涉及多端口半导体存储器件。
背景技术
随着半导体技术的近来进展,允许高速读/写操作的小容量和大容量存储器已经开发出来。此外,包括多输入端口和输出端口的所谓的多端口存储器已经被用于读/写不同地址的数据。
存储器件中位线之间的耦合电容可以足够大以干扰存储操作。在耦合电容足够大的地方，数据传感操作一定会被延迟直到对读取操作有足够的位线差。对耦合电容没有任何补偿,存储器件的性能会退化。对于大多数存储器件，每个位线对相邻位线电压摆动有耦合效应。耦合效应将导致存储器件发生故障,或降低器件的性能。扭曲的位线技术已经被应用于单端口存储器。即使当位线像在单端口存储器中被扭曲一样,因为扭曲是不完善的补偿，读写数据仍有耦合电容问题。在有并发的读写位线的多端口存储器中，耦合到相邻读位线是最有效的。交互耦合比在单端口存储器中更加复杂。因此，需要补偿多端口存储器件中的位线耦合电容。
附图说明
本公开通过举例的方式说明并且没有被附图所限制，在附图中类似的参考符号表示类似的元件。附图中的元件说明是为了简便以及清晰，不一定按比例绘制。
图1根据本发明示出半导体存储元件的实施例的原理图。
图2示出图1的半导体存储单元的第一截面侧视图。
图3示出图1的半导体存储单元的第二截面侧视图。
图4示出图1的半导体存储单元的第三截面侧视图。
图5示出图1的半导体存储单元的第四截面侧视图。
图6示出图1的半导体存储单元的第五截面侧视图。
图7示出图1的半导体存储单元的第六截面侧视图。
图8示出图1的半导体存储单元的第七截面侧视图。
图9示出图1的半导体存储单元的第一金属层的物理布局和接触的顶视图。
图10示出图1的半导体存储单元的第二和第三金属层的物理布局、通孔、以及接触的顶视图。
具体实施方式
本发明所公开的方法和半导体存储器件的实施例给异步读/写多端口操作，即同时发生的读写操作，提供了完全隔离的位线对。真位线（BL）和互补位线（BLB）垂直堆叠。M2和M3电源线(VDD和VSS)堆叠在位线对之间并且正交地连接到M4和M1以形成VDD和VSS电网。每个端口包括两根M4字线。其中一个字线对于该存储单元是本地的而另一个字线对于存储单元阵列是全局的。VDD和接地线路被相邻存储单元的端口共享。连接真位线和互补位线的金属线为带有等效互连的相同的长度，因此有相同寄生电容。其间的电源线和匹配互连防止了位线对之间的有害耦合,从而提高了存储单元的性能。
图1根据本发明，示出半导体存储元件10的实施例的原理图，包括存储器单元11，它具有NMOS通道晶体管12、14、16、18、包括PMOS晶体管42和NMOS晶体管46的第一反相器（inverter）17、以及包括PMOS晶体管44和NMOS晶体管48的第二反相器19。位线0(BL0)耦接到晶体管14的第一载流电极、位线0汇流条(BL0B)耦接到晶体管12的第一载流电极、位线1BL1耦接到晶体管16的第一载流电极、以及位线1汇流条(BL1B)耦接到晶体管18的第一载流电极。字线0(WL0)耦接到晶体管14和12的栅极电极,字线1(WL1)耦接到晶体管16和18的栅极电极。BL0和BL1在本发明中被称为真位线,因为当它们被设置为真时，携带值“1”。BL0B和BL1B在本发明中被称为互补位线，因为携带的值是分别与BL0和BL1的值相反的值。
当被字线WL0激活时，通道晶体管14将BL0信号耦接到反相器19的输入。当被字线WL0激活时，通道晶体管12将BL0B信号耦接到反相器17的输入。当被字线WL1激活时，通道晶体管16将BL1信号耦接到反相器19的输入。当被字线WL1激活时，通道晶体管184将BL1B信号耦接到反相器17的输入。
BITB节点50将晶体管42和46的栅极电极耦接到晶体管12和18的第二载流电极。BIT节点52将晶体管44和48的栅极电极耦接到晶体管14和16第二载流接触。
反相器17、19交叉耦接，其中晶体管42和46的栅极电极耦接到晶体管44和48的漏极电极,以及晶体管44和48的栅极电极耦接到晶体管42和46的漏极电极。
晶体管46和48的源极电极耦接到VSS以及晶体管42和44的源极电极耦接到VDD。
通孔20、21、22、24、26、28、30、32、34和36表示存储单元10的电路如何与关于图2-图10被讨论的物理布局的覆盖金属的物理布局相关。通孔堆叠24将BL0信号耦接到覆盖金属以及通孔堆叠22将BL0B信号耦接到覆盖金属。通孔堆叠20将WL0信号耦接到覆盖金属。
通孔堆叠28将信号BL1耦接到覆盖金属，通孔堆叠26将信号BL1B耦接到覆盖金属。通孔堆叠21将信号WL1耦接到覆盖金属。
通孔堆叠34和36将VDD耦接到覆盖金属以及通孔堆叠30和32将信号VSS耦接到覆盖金属。通孔堆叠的连接将在余下附图的描述中被解释。
图2示出包括通孔堆叠22的图1的半导体存储单元10的第一截面侧视图。通孔堆叠22包括通过M2-M3通孔62耦接到位线BL0B的M3盘60；位线BL0B通过M1-M2通孔66耦接到M1盘68；M1盘68通过未显示的接触耦接到晶体管12。盘是用于在两个通孔之间耦接的最小长度金属线。M3位线BL1和BL0、M3 VSS线116、M2位线BL1B、M2 VDD线118在该截面图中不耦接。M3金属盘60和M2-M3通孔62是用于电容耦合匹配的并且不提供电路导电性。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元10的相邻存储单元共享。
图3示出包括通孔堆叠26的图1的半导体存储单元10的第二截面侧视视图。通孔堆叠26包括通过M2-M3通孔76耦接到M2位线BL1B的M3盘74；M2位线BL1B通过M1-M2通孔80耦接到M1金属盘82；M1金属盘82通过接触（未显示）耦接到晶体管18。M3BL1和BL0位线、M3 VSS线、M2 BL0B位线以及M2 VDD线在图3的截面中不耦接。M3金属盘74和M2-M3通孔76用于电容耦合匹配并且不提供电路导电性。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元10的相邻存储单元共享。
图4示出包括通孔堆叠24的图1的半导体存储单元10的第三截面侧视图。通孔堆叠24包括通过M2-M3通孔86耦接到M2盘88的M3 BL084；M2盘88通过M2-M1通孔90耦接到M1盘92；M1盘92通过接触（未显示）耦接到晶体管14。M3 BL1位线、M3 VSS线、M2 BL1B和BL0B位线和M2 VDD线在图4的截面图中不耦接。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元10的相邻存储单元共享。
图5示出包括通孔堆叠28的图1的半导体存储单元10的第四截面侧视图。通孔堆叠28包括通过M2-M3通孔98耦接到M2盘100的M3位线BL1；M2盘100通过M1-M2通孔102耦接到M1盘104；M1盘104通过未显示的接触耦接到晶体管16。M3 BL0位线、M3 VSS线、M2 BL0B和BL1B位线以及M2 VDD线在图5的截面图中不耦接。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元10的相邻存储单元共享。
图6示出带有通孔堆叠30的图1的半导体存储单元10的第五截面侧视图。通孔堆叠30包括M4 VSS线114；M4 VSS线114通过M3-M4通孔119耦接到M3 VSS线109；M3 VSS线109通过M2-M3通孔105耦接到M2 VSS线107；M2 VSS线107通过M1-M2通孔117耦接到M1线127；M1线127通过未显示的接触耦接到晶体管46和48。通孔堆叠32包括将M4 VSS连接到M3 VSS的M3-M4通孔。M3位线BL0和BL1、M2位线BL0B和BL1B、以及M2 VDD线在图6的截面图中不耦接。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元10的相邻存储单元共享。
图7示出带有通孔堆叠34的图1的半导体存储单元10的第六截面侧视图。通孔堆叠34包括M4 VDD线120，M4 VDD线120通过M3-M4通孔115耦接到M3线112；M3线112通过M3-M2通孔113耦接到M2线110；M2线110通过M1-M2通孔114耦接到M1金属线111；M1金属线111通过未显示的接触耦接到晶体管42和44。M1线111通过通孔36耦接到M2线118。M3位线BL0、M3位线BL1、M3 VSS线116、M2位线BL0B、以及M2位线BL1B在图7的截面图中不耦接。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元10的相邻存储单元共享。
图8示出带有通孔堆叠20的图1的半导体存储单元10的第七截面侧视图。通孔堆叠20通过M3盘122、M2盘124、M1金属盘126、M4-M3通孔121、M3-M2通孔123以及M2-M1通孔125将M4字线WL0耦接到晶体管12和14。M3位线BL0、M3位线BL1、M3 VSS线116、M2位线BL0B、M2位线BL1B、以及M2 VDD线118在图8的截面图中不耦接。虚线70和72表示位单元10的单元边界。每个VDD和VSS线的一半与存储单元10的相邻存储单元共享。
穿过通孔堆叠21的截面有与图8中所显示的相同的截面。通孔堆叠21以一种与通孔堆叠20将WL0连接到晶体管12和14相似的方式将WL1连接到晶体管16和18。
图9以虚线示出图1的半导体存储单元10的第一金属层(M1)的顶视图，以更容易将M1层中的金属线从存储单元10的其它组件中区分出来。窄的主要垂直形状12、14、16、18、42、44、46、48是多层并且较宽的形状是定义了相同数量的晶体管的有源层。接触被显示为“X”。M1 VSS线108跨骑存储单元10左边缘的长度，以便未显示的第二存储单元可以与存储单元10共享M1线108。M1线108包括中心部分，该中心部分延伸到给晶体管46和48提供到VSS的连接的接触132。
BIT节点M1线52将接触耦接到晶体管14、16、42、44、46、48。
BITB节点M1线50将接触耦接到晶体管12、18、44、46和48,并且有延伸以连接到晶体管42。
通孔堆叠24的M1盘通过接触耦接到晶体管14的有源层。通孔堆叠20的M1盘通过接触耦接到晶体管12的WL0多栅极。通孔堆叠22的M1盘通过接触耦接到晶体管12的有源层。通孔堆叠28的M1盘通过接触耦接到晶体管16的有源层。通孔堆叠21的M1盘通过接触耦接到晶体管16和18的WL1多栅极。通孔堆叠26的M1盘通过接触耦接到晶体管18的有源层。
M1线130耦接到到晶体管44的栅极电极的接触的跳线130的接触。
M1 VDD线111跨骑存储单元10右边缘的长度以便未显示的第三存储器单元可以与存储单元10共享M1线111。M1线111包括中心部分；该中心部分进行延伸以将一个接触耦接到晶体管42以及将一个接触耦接到晶体管44。存储单元10的底部和顶部可以与在其上方和下方的第四和第五存储单元共享，以便存储单元10的底部的接触和互连重叠,但不连接到电路元件或会出现在存储单元10下面的相邻存储单元的互连。矩形128表示了位于存储单元10下面的衬底的一部分。
图10示出沿着图1的半导体存储单元10的通孔堆叠和接触的第二金属M2线和第三金属M3线的顶视图。接触不耦接到M2并且只为定向目的而显示。波形括号134示出在垂直方向上的存储单元10的范围。所显示的周围有圆形的通孔堆叠20-34表示通孔堆叠20-34从M1层延伸到M4层。通孔堆叠32被显示为正方形以表示它们从M2层延伸到M1层。通孔堆叠36被显示为棱形方式以表示它们从M3层延伸到M4层。M2线被显示为虚线而M3线被显示为实线。未显示的M4字线包括耦接到存储单元10的本地字线以及经过存储单元10的全局字线。未显示的M4字线和电源线基本上与位线正交。
在存储单元10的顶部边缘，线150包括延伸了位于通孔堆叠32和通孔堆叠36之间的存储单元10的长度的M2和M3线。M2线150耦接到VDD以及M3线150耦接到VSS。M2和M3线延伸到在衬底128上的存储单元10的边界134的顶部边缘之外以与（未显示）相邻存储单元共享VDD和VSS。通孔32和36也和相邻存储单元共享。
相邻于线150，线152包括通过图8的M1分别将BL1B和BL1引导到晶体管18和16的接触以及其它存储单元的M2和M3线。M2线包括到穿孔堆叠26的耦接的延伸以及M3线包括到穿孔堆叠28的耦接的延伸。
相邻于线152，线段154和156包括被置于存储单元10的任一端以提供位线之间的VSS和VDD隔离并且不提供任何导电性的M2和M3线。通孔堆叠20-28被置于线段154和156之间以便于相邻不连接位线对的任何耦合是共用的模式，即与相邻不连接位线对的任何耦合是相等的，因此对相邻不连接位线对上的信号没有有效效应。线段154包括通过通孔堆叠30耦接到VSS的M2和M3线。线段156包括通过通孔堆叠34耦接到VDD的M2和M3线。
相邻于线段154和156，线158包括分别将BL0B和BL0引导到M1以及引导到晶体管12和18的接触以及其它存储单元的M2和M3线。M2线包括至通孔堆叠22中的接触的延伸以及M3线包括至通孔堆叠24中的接触的延伸。
在存储单元10的底部边缘，线160包括延伸了位于通孔堆叠32和通孔堆叠36之间的存储单元10的长度的M2和M3线。M2线耦接到VDD以及M3线耦接到VSS。M2和M3线延伸到在衬底128上的存储单元10的边界134的底部边缘之外以与未显示的相邻存储单元共享VDD和VSS。通孔堆叠32和36也和相邻存储单元共享。
目前应了解在一些实施例中，存储器件10可以包括使用衬底128以及用于运载数据位的第一真位线BL0形成的存储单元11。第一真位线可以耦接到所述存储单元并且在衬底上横向延伸。用于运载为互补形式的第一真位线运载的数据位的第一互补位线BL0B。第一真位线和第一互补位线彼此相邻并且在衬底上方垂直地堆叠。
另一方面，第一通孔堆叠24以及第二通孔堆叠22可以位于平行于第一真位线和第一互补位线的一行中。第一通孔堆叠可以将第一真位线耦接到存储单元以及第二通孔堆叠可将第一互补位线耦接到存储单元。
另一方面，存储单元可以包括第一通道晶体管14和第二通道晶体管12。第一通孔堆叠可以耦接到第一通道晶体管以及第二通孔堆叠耦接到第二通道晶体管。
另一方面，用于运载数据位的第二真位线BL1可以耦接到存储单元并且可以平行于第一真位线和第一互补位线延伸。用于运载为互补形式的第二真位线运载的数据位的第二互补位线BL1B。第二真位线和第二互补位线彼此相邻并且在衬底上方垂直地堆叠。
另一方面，第三通孔堆叠28和第四通孔堆叠26可以与第一和第二通孔堆叠成一直线。第三通孔堆叠可以将第二真位线耦接到存储单元以及第四通孔堆叠将可以第二互补位线耦接到存储单元。
另一方面，第一、第二、第三和第四通孔堆叠行可以位于第一真位线和第二真位线之间。
另一方面，第一、第二、第三和第四通孔堆叠可以各自有由第一金属层M2形成的第一部分88、64、100、78以及由与第一金属层有形成时间差异的第二金属层M3形成的第二部分84、60、96、74，绝缘层在时间差异期间在第一金属层中形成。第一和第二位线可以始于第二金属层M3以及第一和第二互补位线可始于第一金属层M2。第一通孔堆叠的第一部分可以通过第二金属层的第一连接部分被连接到第一真位线。第三通孔堆叠的第一部分可以通过第二金属层的第二连接部分被连接到第二真位线。第二通孔堆叠的第一部分可以通过第一金属层的第一连接部分被连接到第一互补位线，以及第四通孔堆叠的第一部分可以通过第一金属层的第二连接部分被连接到第二真位线。
另一方面，存储单元还包括第三通道晶体管16和第四通道晶体管18。第三通孔堆叠可以耦接到第三通道晶体管以及第四通孔堆叠可以耦接到第四通道晶体管。
另一方面，第一字线WLO和第二字线WL1可以与第一和第二真位线以及第一和第二互补位线正交并且在其上方延伸，第一字线可以耦接到第一和第二通道晶体管的栅极以及第二字线可以耦接到第三和第四通道晶体管的栅极。
另一方面，字线WL0可以与第一真位线和第一互补位线正交并且在其上方延伸，并且可以耦接到存储单元。
在其它实施例中，制造存储器件的方法可以包括使用衬底128形成存储单元11；以及形成位于衬底上方的第一金属层M2以形成第一位线BL0B。第一通孔堆叠22的第一部分66可以将第一位线耦接到存储单元，以及第二通孔堆叠24的第一部分90可以耦接到存储单元。与第一金属层绝缘的第二金属层可以被形成以形成直接位于第一位线上方的第二位线BL0。第一通孔堆叠的第二部分62可以被形成。第二通孔堆叠的第二部分86可以被形成以将第二位线耦接到存储单元。第一和第二位线可以彼此互补。
另一方面，形成存储单元可以包括形成第一通道晶体管12和第二通道晶体管14；以及形成第一金属层特征在于将第一位线耦接到存储单元包括将第一位线耦接到第一通道晶体管以及特征在于第二通孔堆叠的第一部分耦接到第二通道晶体管。
另一方面，形成第一金属层M2可以形成第三位线BL1B、第三通孔堆叠26的第一部分80将第三位线耦接到存储单元、以及第四通孔堆叠28的第一部分102耦接到存储单元。形成第二金属层M3可以形成直接位于第三位线上方的第四位线BL1、第三通孔堆叠的第二部分76、以及第四通孔堆叠的第二部分98以将第四位线耦接到存储单元。第三和第四位线可以彼此互补。
另一方面，形成存储单元可以包括形成第三通道晶体管18和第四通道晶体管16。形成第一金属层特征在于将第三位线耦接到存储单元包括将第三位线耦接到第三通道晶体管以及特征在于第四通孔堆叠的第一部分耦接到第四通道晶体管。
另一方面，形成第一金属层特征在于第一通孔堆叠的第一部分、第二通孔堆叠的第一部分、第三通孔堆叠的第一部分以及第四通孔堆叠的第一部分所在的行平行于第一位线和第三位线并且位于二者之间。
另一方面，形成存储单元的步骤可以包括形成静态随机存取存储单元作为存储单元。第三金属层M4可以被形成，包括耦接到第一和第二通道晶体管的栅极的第一字线WL0以及耦接到第三和第四通道晶体管的栅极的第二字线WL1。第一和第二字线与第一、第二、第三和第四位线正交地延伸。
另一方面，形成第一金属层可以形成第三位线BL1B、将第三位线耦接到存储单元的第三通孔堆叠26的第一部分80、以及耦接到存储单元的第四通孔堆叠28的第一部分102。形成第二金属层可以形成直接位于第三位线上方的第四位线BL1、第三通孔堆叠的第二部分76、以及第四通孔堆叠的第二部分98以将第四位线耦接到存储单元。第三和第四位线可以彼此互补，并且第一、第二、第三和第四位线的第二部分可以在平行于第二和第四位线并且位于二者之间的行中。第三金属层M4可以被形成，包括耦接到存储单元的第一控制输入的第一字线WL0和耦接到存储单元的第二控制输入的第二字线WL1。第一和第二字线可以与第一、第二、第三和第四位线正交地延伸。
在另外实施例中，存储器件可以包括静态随机存取存储器单元11，该单元包括位于衬底128中的晶体管22、24、42、46、44、48并且有第一输入/输出、第二输入/输出、以及第一控制输入。第一控制输出可以使能第一和第二输入/输出以及第一输入/输出可以与第二输入/输出互补。第一位线BL0B可以耦接到第一输入/输出。第二位线BL0可以耦接到第二输入/输出。第一位线和第二位线可以垂直地堆叠在衬底的平面上方，其中第一绝缘层位于第一位线上方以及第二位线位于绝缘层上方。
另一方面，静态随机存取存储单元可以有第三输入/输出、第四输入/输出以及第二控制输入。第二控制输入可以使能第三和第四输入/输出以及第三输入/输出与第四输入/输出互补。第三位线BL1B可以耦接到第三输入/输出。第四位线BL1可以耦接到第四输入/输出。第三位线和第四位线可以垂直地堆叠在衬底平面上方，其中第二绝缘层位于第三位线上方以及第四位线位于绝缘层上方。
另一方面，第一和第二位线可以在第一行中延伸、第三和第四位线可以在平行于第一行的第二行中延伸、以及第一行可以与第二行横向隔开。第一通孔堆叠22、第二通孔堆叠24、第三通孔堆叠26以及第四通孔堆叠28可以在平行于第一和第三行并且在二者之间的第三行中延伸。第一通孔堆叠可以耦接到第一输入/输出和第一位线。第二通孔堆叠可以耦接到第二输入/输出和第二位线。第三通孔堆叠可以耦接到第三输入/输出和第三位线。第四通孔堆叠可以耦接到第四输入/输出和第四位线。
存储单元10可以是包括在存储器件中的单元阵列的多个这种存储器单元中的一个。存储器件可在单独的半导体裸片中被实施,或作为片上系统的包括存储器和处理组件的部分。存储单元10可以是静态随机存取存储单元或其它合适类型的存储单元。
正如本发明所使用的，术语“耦接”不旨在被限定为直接耦接或机械耦接。
本发明描述的半导体衬底128可以是任何半导体材料或材料的组合，如砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等等以及上述材料的组合。
此外，当存储单元10被制造时，绝缘层（未显示）形成于M1、M2、M3和M4层之间。
由于实施本公开的装置大部分是由本领域所属技术人员所熟知的电子元件以及电路组成，电路的细节不会在被认为比上述为了理解以及认识本公开基本概念而不混淆或偏离本发明所教之内容所说明的必要程度更大的任何程度上进行解释。
虽然本公开的描述参照具体实施例，在不脱离以下权利要求书所陈述的本发明范围的情况下，可以进行各种修改以及变化。例如本发明可能适用于单口存储单元或带有多于两端口的存储单元。因此，说明书以及附图被认为是说明性而不是限制性的，并且所有这些修改是为了列入本公开范围内。关于具体实施例在这里所描述的任何好处、优点或解决方案都不旨在被解释为任何或所有权利要求的关键的、必需的、或本质特征或元素。
此外，本发明所用的“一个”被定义为一个或多个。并且，在权利要求中介绍性的词语如“至少一个”以及“一个或多个”不应该被解释为暗示通过不定冠词“一个”引入的其它权利要求元素限定仅包括一个这样介绍的本发明的声明元素的任何其它特定权利要求，即使同一权利要求中包括介绍性短语“一个或多个”或“至少一个”以及不定冠词，例如“一个”。使用定冠词也是如此。
除非另有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元素的。因此，这些术语不一定表示这些元素的时间或其它优先次序。

Claims (20)

1.一种存储器件，包括：
使用衬底形成的存储单元；
用于运载数据位的第一真位线，其中所述第一真位线耦接到所述存储单元并且在所述衬底之上横向延伸；以及
用于运载为互补形式的所述第一真位线运载的所述数据位的第一互补位线，
其中所述第一真位线和所述第一互补位线彼此相邻并且在所述在衬底上方垂直地堆叠。
2.根据权利要求1所述的存储器件，还包括在平行于所述第一真位线和所述第一互补位线的行中的第一通孔堆叠和第二通孔堆叠，其中所述第一通孔堆叠将所述第一真位线耦接到所述存储单元，以及所述第二通孔堆叠将所述第一互补位线耦接到所述存储单元。
3.根据权利要求2所述的存储器件，其中所述存储单元包括第一通道晶体管和第二通道晶体管，其中所述第一通孔堆叠耦接到所述第一通道晶体管，以及所述第二通孔堆叠耦接到所述第二通道晶体管。
4.根据权利要求1所述的存储器件，还包括：
用于运载数据位的第二真位线，其中所述第二真位线耦接到所述存储单元并且平行于所述第一真位线和所述第一互补位线延伸；以及
用于运载为互补形式的所述第二真位线运载的所述数据位的第二互补位线；
其中所述第二真位线和所述第二互补位线彼此相邻并且在所述衬底上方垂直地堆叠。
5.根据权利要求4所述的存储器件，还包括：
第三通孔堆叠和第四通孔堆叠，与所述第一通孔堆叠和所述第二通孔堆叠成一直线，其中所述第三通孔堆叠将所述第二真位线耦接到所述存储单元以及所述第四通孔堆叠将所述第二互补位线耦接到所述存储单元。
6.根据权利要求5所述的存储器件，其中所述第一、第二、第三和第四通孔堆叠的行位于所述第一真位线和所述第二真位线之间。
7.根据权利要求6所述的存储器件，其中：
所述第一、第二、第三和第四通孔堆叠各自有由第一金属层形成的第一部分和由第二金属层形成的第二部分，第二金属层的形成与所述第一金属层的形成有时间差异，在所述时间差异期间绝缘层被形成；
所述第一位线和所述第二位线始于所述第二金属层，以及所述第一互补位线和所述第二互补位线始于所述第一金属层；
所述第一通孔堆叠的所述第一部分通过所述第二金属层的第一连接部分被连接到所述第一真位线；
所述第三通孔堆叠的所述第一部分通过所述第二金属层的第二连接部分被连接到所述第二真位线；
所述第二通孔堆叠的所述第一部分通过所述第一金属层的第一连接部分被连接到所述第一互补位线；以及
所述第四通孔堆叠的所述第一部分通过所述第一金属层的第二连接部分被连接到所述第二真位线。
8.根据权利要求6所述的存储器件，其中所述存储单元还包括第三通道晶体管和第四通道晶体管，其中所述第三通孔堆叠耦接到所述第三通道晶体管以及所述第四通孔堆叠耦接到所述第四通道晶体管。
9.根据权利要求8所述的存储器件，还包括第一字线和第二字线，与所述第一真位线和所述第二真位线以及所述第一互补位线和所述第二互补位线正交并在其上方延伸，其中所述第一字线耦接到所述第一通道晶体管和所述第二通道晶体管的栅极以及所述第二字线耦接到所述第三通道晶体管和所述第四通道晶体管的栅极。
10.根据权利要求1所述的存储器件，还包括与所述第一真位线和所述第一互补位线正交并在其上方延伸、并且耦接到所述存储单元的字线。
11.一种制造存储器件的方法，包括：
使用衬底形成存储单元；以及
在所述衬底上方形成第一金属层以形成第一位线、将所述第一位线耦接到所述存储单元的第一通孔堆叠的第一部分以及耦接到所述存储单元第二通孔堆叠的第一部分；以及
形成与所述第一金属层绝缘的第二金属层，以便形成直接位于所述第一位线上方的第二位线、形成所述第一通孔堆叠的第二部分、形成所述第二通孔堆叠的第二部分以将所述第二位线耦接到所述存储单元，其中所述第一位线和所述第二位线彼此互补。
12.根据权利要求11所述的方法，其中：
所述形成所述存储单元包括形成第一通道晶体管和第二通道晶体管；以及
所述形成所述第一金属层特征还在于将所述第一位线耦接到所述存储单元包括将所述第一位线耦接到所述第一通道晶体管，以及特征在于所述第二通孔堆叠的所述第一部分被耦接到所述第二通道晶体管。
13.根据权利要求12所述的方法，其中：
所述形成所述第一金属层形成第三位线、将所述第三位线耦接到所述存储单元的第三通孔堆叠的第一部分、以及耦接到所述存储单元的第四通孔堆叠的第一部分；以及
所述形成所述第二金属层形成直接位于所述第三位线上方的第四位线、形成所述第三通孔堆叠的第二部分、形成所述第四通孔堆叠的第二部分以将所述第四位线耦接到所述存储单元，其中所述第三位线和所述第四位线彼此互补。
14.根据权利要求13所述的方法，其中：
所述形成所述存储单元包括形成第三通道晶体管和第四通道晶体管；以及
所述形成所述第一金属层特征还在于将所述第三位线耦接到所述存储单元包括将所述第三位线耦接到所述第三通道晶体管，以及特征在于所述第四通孔堆叠的所述第一部分耦接到所述第四通道晶体管。
15.根据权利要求14所述的方法，其中：
所述形成所述第一金属层特征还在于所述第一通孔堆叠的所述第一部分、所述第二通孔堆叠的所述第一部分、所述第三通孔堆叠的所述第一部分以及所述第四通孔堆叠的所述第一部分的行平行于所述第一位线和所述第三位线并在二者之间。
16.根据权利要求15所述的方法，其中所述形成存储单元的步骤包括形成静态随机存取存储单元作为所述存储单元，还包括：
形成第三金属层，所述第三金属层包括耦接到所述第一通道晶体管和所述第二通道晶体管的栅极的第一字线以及耦接到所述第三通晶体管道和所述第四通道晶体管的栅极的第二字线，其中所述第一字线和所述第二字线与所述第一位线、所述第二位线、所述第三位线和所述第四位线正交地延伸。
17.根据权利要求11所述的方法，其中：
所述形成所述第一金属层形成第三位线、将所述第三位线耦接到所述存储单元的第三通孔堆叠的第一部分、以及耦接到所述存储单元的第四通孔堆叠的第一部分；以及
所述形成第二金属层形成直接位于所述第三位线上方的第四位线、形成所述第三通孔堆叠的第二部分、形成第四通孔堆叠的第二部分以将所述第四位线耦接到所述存储单元，其中所述第三位线和所述第四位线彼此互补，以及所述第一位线、所述第二位线、所述第三位线和所述第四位线的所述第二部分在平行于所述第二位线和所述第四位线并且位于二者之间的行中；
还包括形成第三金属层，所述第三金属层包括耦接到所述存储单元的第一控制输入的第一字线以及耦接到所述存储单元的第二控制输入的第二字线，其中所述第一字线和所述第二字线与所述第一位线、所述第二位线、所述第三位线和所述第四位线正交地延伸。
18.一种存储器件，包括：
静态随机存取存储单元，包括位于衬底中的晶体管并且有第一输入/输出、第二输入/输出、以及第一控制输入，其中所述第一控制输入使能所述第一输入/输出和第二输入/输出，以及所述第一输入/输出和所述第二输入/输出互补；
耦接到所述第一输入/输出的第一位线；以及
耦接到所述第二输入/输出的第二位线，
其中：
所述第一位线和所述第二位线垂直地堆叠在所述衬底的平面上方，其中第一绝缘层位于所述第一位线上方以及所述第二位线位于所述第一绝缘层上方。
19.根据权利要求18所述的存储器件，其中所述静态随机存取存储单元有第三输入/输出、第四输入/输出、以及第二控制输入，其中所述第二控制输入使能所述第三输入/输出和所述第四输入/输出，以及所述第三输入/输出和所述第四输入/输出互补，还包括：
耦接到所述第三输入/输出的第三位线；以及
耦接到所述第四输入/输出的第四位线，
其中所述第三位线和所述第四位线垂直地堆叠在所述衬底的所述平面上方，其中第二绝缘层位于所述第三位线上方以及所述第四位线位于所述第二绝缘层上方。
20.根据权利要求19所述的存储器件，其中所述第一位线和所述第二位线在第一行中延伸、所述第三位线和所述第四位线在平行于所述第一行的第二行中延伸，以及所述第一行和所述第二行横向隔开，还包括：
第一通孔堆叠、第二通孔堆叠、第三通孔堆叠和第四通孔堆叠，在平行于所述第一和第二行并且位于二者之间的第三行中连续存在，
其中：
所述第一通孔堆叠耦接到所述第一输入/输出和所述第一位线；
所述第二通孔堆叠耦接到所述第二输入/输出和所述第二位线；
所述第三通孔堆叠耦接到所述第三输入/输出和所述第三位线；以及
所述第四通孔堆叠耦接到所述第四输入/输出和所述第四位线。
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Address before: Texas in the United States

Applicant before: Fisical Semiconductor Inc.

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GR01 Patent grant
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