CN107492393A - 平均7t1r的非易失性静态随机存储单元 - Google Patents

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Abstract

本发明公开了一种平均7T1R的非易失性静态随机存储单元，在读数据阶段，列共享开关晶体管SN打开，调节优化差分输入晶体管的尺寸，有利于单元读操作，提高读裕度；在写入数据阶段，字线WL为高电平，第一与第二差分输入晶体管打开，控制线RSW为低电平，晶体管RSWL关断，单元控制线CTRL为低电平，列共享开关晶体管SN关断，打断了单元的放电路径，单元内部节点更容易充电，使得单元的写能力增强，写裕度增加；在恢复数据阶段，将列共享开关晶体管SN关断，没有泄露路径，因而减少了泄露电流，降低了恢复数据时的功耗；由于电路的恢复操作就相当于对电路写数据，所以关断SN可以提高电路的写能力，自然也就提高了电路的恢复数据的能力，减少了恢复时所需的时间。

Description

平均7T1R的非易失性静态随机存储单元
技术领域
本发明涉及集成电路设计领域，尤其涉及一种平均7T1R的非易失性静态随机存储单元。
背景技术
随着社会的进步，可靠性和稳定性操作对于移动设备非常重要。非易失性存储器(Non-Volatile Memory,NVM)能够使单元的存储数据在关闭电源时避免数据丢失，这确保了操作的可靠性和稳定性。其中RRAM可显著提高耐久性和数据传输速度，将RRAM应用到静态随机存储器(Static Random Access Memory,SRAM)存储单元中可以使得SRAM存储单元具有非易失性，有效的提高了单元的可靠性和稳定性。
为了在提高电路可靠性和稳定性前提下降低存储单元的功耗和面积，现有技术中主要包括以下几种方案：
(1)如图1所示是Pifeng Chiu和Mengfan Chang在2012年提出的8T2R NV-SRAM电路，它是由两个RRAM、两个RRAM控制晶体管和一个标准的6管SRAM单元组成，它提供了忆阻器控制和SRAM写辅助功能。写辅助功能能使8T2R NV-SRAM单元优先选择读取晶体管的大小，以防止在较低供电电压下的读/写故障。但是该电路的功耗较大。
(2)如图2所示是Shyh-shyuan在2013年提出的7T2R NV-SRAM电路，它是由两个RRAM、一个RRAM控制晶体管以及一个标准的6管SRAM单元组成。7T2R NV-SRAM电路中两个RRAM互补，可以提高单元的读写能力以及在电路掉电时自恢复数据能力。但是由于电路中存在DC短路电流，增加了电路的功耗。
(3)如图3所示是Wei Wei和Kazuteru Namba在2014年提出的单端7T1R NV-SRAM电路，它是由一个RRAM、一个RRAM控制晶体管和一个标准的6管SRAM单元组成，与现有的非易失性单元相比，所提出的单元提供更好的非易失性性能(例如“存储”，“断电”和“恢复”的操作)。此外，该电路泄露较少，降低了功耗。但是，该电路的自恢复率较低。
(4)如图4所示是Albert Lee和Mengfan Chang在2015年提出的IOW-7T1R NV-SRAM电路，它是由一个RRAM、一个RRAM控制晶体管和一个标准的6管SRAM单元组成，供电电压使用双电源操作，并且通过使用单个NVM器件减少恢复数据时的功耗。此外，通过使用脉冲重写(POW)方案在恢复操作期间抑制DC短路电流，实现了较高的恢复率。但是，该电路增加了电路恢复数据时的延迟时间，降低了单元的速度。
发明内容
本发明的目的是提供一种平均7T1R的非易失性静态随机存储单元，能够提高单元的读写裕度，可以在不增加单元面积的情况下大幅度降低单元在恢复数据时的功耗以及存储单元在静态保持状态下的泄露功耗
本发明的目的是通过以下技术方案实现的：
一种平均7T1R的非易失性静态随机存储单元，包括：1T1R模块和存储单元模块构成；所述存储单元模块包括：第一上拉晶体管UL、第二上拉晶体管UR、第一下拉晶体管DL、第二下拉晶体管DR、第一差分输入晶体管GL、第二差分输入晶体管GR和列共享开关晶体管SN；其中：
第一上拉晶体管UL的源极与第一电源VDDQ电连接；第一上拉晶体管UL的漏极与第一下拉晶体管DL漏极相连接并且它们的栅极也连接在一起，构成第一个反相器；第二上拉晶体管UR的源极与第二电源VDDQB电连接，第二上拉晶体管UR的漏极与第二下拉晶体管DR漏极相连接并且它们的栅极也连接在一起，构成第二个反相器；
第一下拉晶体管DL的源极和第二下拉晶体管DR的源极电连接并且都与列共享开关晶体管SN的漏极电连接；列共享开关晶体管SN的栅极与单元控制信号线CTRL电连接，源极连接到地；
第一差分输入晶体管GL的源极与位线BL电连接，漏极连接Q点；第二差分输入晶体管GR的源极与位线BLB电连接，漏极连接QB点；第一差分输入晶体管GL和第二差分输入晶体管GR的栅极与字线WL电连接；其中，Q点在第一上拉晶体管UL的漏极与第一下拉晶体管DL漏极的连接线上，QB点在第二上拉晶体管UR的漏极与第二下拉晶体管DR漏极的连接线上；
1T1R模块一端接位线BL，另一端接Q点。
所述1T1R模块包括：忆阻器R、控制线RSW和晶体管RSWL；其中：
晶体管RSWL的源极与位线BL电连接，栅极与控制线RSW电连接；
忆阻器R的一端与晶体管RSWL的漏极相连，另一端连接Q点，作为一条放电或者充电路径。
由上述本发明提供的技术方案可以看出，当单元在读数据阶段，列共享开关晶体管SN打开，调节优化差分输入晶体管的尺寸，有利于单元读操作，提高读裕度；在写入数据阶段，字线WL为高电平，第一与第二差分输入晶体管GL和GR打开，控制线RSW为低电平，晶体管RSWL关断，单元控制线CTRL为低电平，列共享开关晶体管SN关断，这样打断了单元的放电路径，单元内部节点更容易充电，使得单元的写能力增强，写裕度增加；在恢复数据阶段，将列共享开关晶体管SN关断，没有泄露路径，因而减少了泄露电流，降低了恢复数据时的功耗；同时，由于电路的恢复操作就相当于对电路写数据，所以关断SN可以提高电路的写能力，自然也就提高了电路的恢复数据的能力，减少了恢复时所需的时间。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术提供的8T2R NV-SRAM电路的结构示意图；
图2为本发明背景技术提供的7T2R NV-SRAM电路的结构示意图
图3为本发明背景技术提供的单端7T1R NV-SRAM电路的结构示意图
图4为本发明背景技术提供的IOW-7T1R NV-SRAM电路的结构示意图
图5为本发明实施例提供的一种平均7T1R的非易失性静态随机存储单元的结构示意图；
图6为本发明实施例提供的为现有技术中IOW-7T1R NV-SRAM电路和本发明实施例所提供的AVE-7T1R NV-SRAM电路时序波形图、单元恢复存储数据‘0’所需时间对比仿真图及恢复数据‘0’时泄露电流仿真图；
图7为本发明实施例提供的现有技术中IOW-7T1R NV-SRAM电路读写裕度仿真图；
图8为本发明实施例提供的AVE-7T1R NV-SRAM电路的读写裕度仿真图；
图9为本发明实施例提供的现有技术中IOW-7T1R NV-SRAM电路和本发明实施例所提供的AVE-7T1R NV-SRAM电路恢复数据时的功耗仿真图；
图10为本发明实施例提供的现有技术中IOW-7T1R NV-SRAM电路和本发明实施例所提供的AVE-7T1R NV-SRAM电路的静态功耗仿真图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
图5为本发明实施例提供的一种平均7T1R的非易失性静态随机存储单元的结构示意图；如图5所示，其主要包括：1T1R模块和存储单元模块构成；所述存储单元模块包括：第一上拉晶体管UL、第二上拉晶体管UR、第一下拉晶体管DL、第二下拉晶体管DR、第一差分输入晶体管GL、第二差分输入晶体管GR和列共享开关晶体管SN；其中：
第一上拉晶体管UL的源极与第一电源VDDQ电连接；第一上拉晶体管UL的漏极与第一下拉晶体管DL漏极相连接并且它们的栅极也连接在一起，构成第一个反相器；第二上拉晶体管UR的源极与第二电源VDDQB电连接，第二上拉晶体管UR的漏极与第二下拉晶体管DR漏极相连接并且它们的栅极也连接在一起，构成第二个反相器；
第一下拉晶体管DL的源极和第二下拉晶体管DR的源极电连接并且都与列共享开关晶体管SN的漏极电连接；列共享开关晶体管SN的栅极与单元控制信号线CTRL电连接，源极连接到地；由于存储阵列中每一列共享一个开关晶体管SN，所以单元的面积开销为平均7T1R；
第一差分输入晶体管GL的源极与位线BL电连接，漏极连接Q点；第二差分输入晶体管GR的源极与位线BLB电连接，漏极连接QB点；第一差分输入晶体管GL和第二差分输入晶体管GR的栅极与字线WL电连接；其中，Q点在第一上拉晶体管UL的漏极与第一下拉晶体管DL漏极的连接线上，QB点第二上拉晶体管UR的漏极与第二下拉晶体管DR漏极的连接线上。
所述1T1R模块一端接位线BL，另一端接Q点，具体来说：所述1T1R模块包括：忆阻器(RRAM)R、控制线RSW和晶体管RSWL；其中：
晶体管RSWL的源极与位线BL电连接，栅极与控制线RSW电连接；
忆阻器R的一端与晶体管RSWL的漏极相连，另一端连接Q点，作为一条放电或者充电路径。
在本发明实施例所提供的一种平均7T1R的非易失性静态随机存储单元中，每一列列共享晶体管SN的总数为1个，并且调节了该晶体管的尺寸，使得存储单元的平均面积与IOW-7T1R电路相比基本没有增加。
下面针对本发明实施例提供的一种平均7T1R的非易失性静态随机存储单元的工作原理上进行介绍。
在保持阶段，位线BL和位线BLB都预充到高电平，单元控制信号线CTRL为低电平，列共享开关晶体管SN关断，这时单元到地的泄露路径被打断，可以大幅度降低单元电路的静态功耗。当在读数据阶段，字线WL为高电平，第一与第二差分输入晶体管GL和GR打开；控制线RSW为低电平，晶体管RSWL关断；单元控制信号线CTRL为高电平，列共享开关晶体管SN打开，通过调节优化差分输入晶体管的尺寸，有利于单元读操作，提高读裕度。在写入数据阶段，字线WL为高电平，差分输入晶体管GL和GR打开；控制线RSW为低电平，晶体管RSWL关断；单元控制信号线CTRL为低电平，列共享开关晶体管SN关断，这样打断了单元的放电路径，单元内部节点更容易充电，使得单元的写能力增强，写裕度增加。在SET阶段，位线BL为高电平，位线BLB为低电平；字线WL为低电平，差分输入晶体管GL和GR关断；控制线RSW为高电平，晶体管RSWL导通；单元控制信号线CTRL为低电平，列共享开关晶体管SN关断。当Q＝‘1’时，Q点与BL之间没有差分电压，忆阻器R保持在高阻状态；当Q＝‘0’时，Q点与BL之间形成Q到BL的通路，使得忆阻器R从高阻状态转换成低阻状态。在RESET阶段，位线BL为低电平，位线BLB为低电平；字线WL为低电平，第一与第二差分输入晶体管GL和GR关断；控制线RSW为高电平，晶体管RSWL导通；单元控制信号线CTRL为低电平，列共享开关晶体管SN关断。当Q＝‘0’时，Q点与BL之间没有差分电压，忆阻器R保持在低阻状态；当Q＝‘1’时，Q点与BL之间形成Q到BL的通路，使得忆阻器R从低阻状态转换成高阻状态。
当电路掉电后，电路的内部节点都为低电平，数据丢失。在电路的自恢复阶段，位线BL为低电平，位线BLB为低电平；字线WL为低电平，第一与第二差分输入晶体管GL和GR关断；控制线RSW为低电平，晶体管RSWL关断；单元控制信号线CTRL为低电平，列共享开关晶体管SN关断。第一电源VDDQ为高电平，第二电源VDDQB为低电平，这样Q点先进行充电，最后Q点自恢复为‘1’，QB点自恢复为‘0’。在恢复数据阶段，位线BL为低电平，位线BLB为低电平；字线WL为低电平，第一与第二差分输入晶体管GL和GR关断；控制线RSW为高电平，晶体管RSWL导通；单元控制信号线CTRL为低电平，列共享开关晶体管SN关断。如果忆阻器R为高阻态，Q点到BL的路径相当于断路，Q点保持为‘1’，QB点为‘0’；如果忆阻器R为低阻态，Q点到BL的路径相当于通路，进行放电，Q点从‘1’变为‘0’，QB点从‘0’翻转为‘1’。由于在恢复阶段，将列共享开关晶体管SN关断，没有泄露路径，所以减少了泄露电流，降低了恢复数据时的功耗；其次，由于电路的恢复操作就相当于对电路写数据，所以关断列共享开关晶体管SN可以提高电路的写能力，自然也就提高了电路的恢复数据的能力，减少了恢复时所需的时间。
通过上述工作原理可知，本发明实施例提供的一种平均7T1R的非易失性静态随机存储单元能够提高单元电路的读写裕度及减少了恢复时所需的时间，可以在基本不增加单元面积的情况下大幅度减少单元电路的静态功耗和恢复数据时的功耗。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合图6至图10，将本发明实施例所提供的平均7T1R的非易失性静态随机存储单元(AVE-7T1RNV-SRAM)的性能，与现有技术中的IOW-7T1R NV-SRAM电路进行对比；其具体内容如下：
(1)如图6所示，为现有技术中IOW-7T1R NV-SRAM电路和本发明实施例所提供的AVE-7T1R NV-SRAM电路时序波形图、单元恢复存储数据‘0’所需时间对比仿真图及恢复数据‘0’时泄露电流仿真图。由图6可以看出：在1.2V电源电压、TT工艺角、25℃的仿真条件下，瞬态仿真的结果显示，IOW-7T1R NV-SRAM电路恢复数据‘0’时速度较慢，漏电流较大；AVE-7T1RNV-SRAM电路恢复数据‘0’时速度较快，漏电流较小。当恢复数据‘1’时，两个电路的恢复数据的速度与漏电流基本相等。
(2)如图7所示，为现有技术中IOW-7T1R NV-SRAM电路读写裕度仿真图，其横坐标表示Voltage(即电压，其单位为V)，其纵坐标表示Voltage(即电压，其单位为V)。由图7可以看出：在TT工艺角、25℃的仿真条件下，仿真的结果显示，IOW-7T1R NV-SRAM电路读写裕度较差。
(3)如图8所示，为本发明实施例所提供的AVE-7T1R NV-SRAM电路的读写裕度仿真图，其横坐标表示Voltage(即电压，其单位为V)，其纵坐标表示Voltage(即电压，其单位为V)。由图8可以看出：在TT工艺角、25℃的仿真条件下，仿真的结果显示，AVE-7T1R NV-SRAM电路读写裕度比较好。
(4)如图9所示，为现有技术中IOW-7T1R NV-SRAM电路和本发明实施例所提供的AVE-7T1R NV-SRAM电路恢复数据时的功耗仿真图，其横坐标表示Voltage(即电压，其单位为V)，其纵坐标表示Restore Energy(即恢复功耗，其单位为fJ)。由图9可以看出：在VDDQ为1.0V、TT工艺角、25℃的仿真条件下，仿真的结果显示，IOW-7T1R NV-SRAM电路恢复数据时所需功耗较大。
(5)如图10所示，为现有技术中IOW-7T1R NV-SRAM电路和本发明实施例所提供的AVE-7T1R NV-SRAM电路的静态功耗仿真图，其横坐标表示time(即时间，其单位为s)，其纵坐标表示energy(即能量，其单位为a.u.)。由图10可以看出：在1.2V电源电压、TT工艺角、25℃的仿真条件下，仿真的结果显示，AVE-7T1R NV-SRAM电路静态功耗较小。
总结如下：由图6可知：本发明实施例所提供的AVE-7T1R NV-SRAM电路的恢复数据‘0’所需时间比现有技术中IOW-7T1R NV-SRAM电路降低153ps。将图7与图8对比可知：本发明实施例所提供不对称的AVE-7T1R NV-SRAM电路的读写裕度分别比现有技术中IOW-7T1RNV-SRAM电路的读写裕度分别改善约23％和73％。由图9可知：本发明实施例所提供的AVE-7T1R NV-SRAM电路恢复数据时的功耗在VDDQ＝1V时比现有技术中IOW-7T1R NV-SRAM电路改善了约63％。由图10可知：本发明实施例所提供的AVE-7T1R NV-SRAM电路的BET比现有技术中IOW-7T1R NV-SRAM电路改善了约4倍。
综上可见，本发明实施例能够提高单元电路的读写裕度及减少了恢复时所需的时间，可以在基本不增加单元面积的情况下大幅度减少单元电路的静态功耗和恢复数据时的功耗。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (2)

1.一种平均7T1R的非易失性静态随机存储单元，其特征在于，包括：1T1R模块和存储单元模块构成；所述存储单元模块包括：第一上拉晶体管UL、第二上拉晶体管UR、第一下拉晶体管DL、第二下拉晶体管DR、第一差分输入晶体管GL、第二差分输入晶体管GR和列共享开关晶体管SN；其中：
第一上拉晶体管UL的源极与第一电源VDDQ电连接；第一上拉晶体管UL的漏极与第一下拉晶体管DL漏极相连接并且它们的栅极也连接在一起，构成第一个反相器；第二上拉晶体管UR的源极与第二电源VDDQB电连接，第二上拉晶体管UR的漏极与第二下拉晶体管DR漏极相连接并且它们的栅极也连接在一起，构成第二个反相器；
第一下拉晶体管DL的源极和第二下拉晶体管DR的源极电连接并且都与列共享开关晶体管SN的漏极电连接；列共享开关晶体管SN的栅极与单元控制信号线CTRL电连接，源极连接到地；
第一差分输入晶体管GL的源极与位线BL电连接，漏极连接Q点；第二差分输入晶体管GR的源极与位线BLB电连接，漏极连接QB点；第一差分输入晶体管GL和第二差分输入晶体管GR的栅极与字线WL电连接；其中，Q点在第一上拉晶体管UL的漏极与第一下拉晶体管DL漏极的连接线上，QB点在第二上拉晶体管UR的漏极与第二下拉晶体管DR漏极的连接线上；
1T1R模块一端接位线BL，另一端接Q点。
2.根据权利要求1所述的一种平均7T1R的非易失性静态随机存储单元，其特征在于，所述1T1R模块包括：忆阻器R、控制线RSW和晶体管RSWL；其中：
晶体管RSWL的源极与位线BL电连接，栅极与控制线RSW电连接；
忆阻器R的一端与晶体管RSWL的漏极相连，另一端连接Q点，作为一条放电或者充电路径。
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