CN101977050A - 一种新型绝热逻辑门电路 - Google Patents
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Abstract
本发明公开了新型绝热逻辑门电路，由第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管构成一个交叉耦合结构的能量恢复型电路，并将第一PMOS管的源极和第二PMOS管的漏极并接于电源正端，将第一NMOS管的源极和第二NMOS管的漏极并接于时钟信号端，而在第一PMOS管的源极与第一PMOS管的漏极之间跨接第一PMOS逻辑块，在第二PMOS管的漏极与第二PMOS管的源极之间跨接第二PMOS逻辑块，第一PMOS逻辑块设置有至少一个正输入信号连接端，第二PMOS逻辑块设置有至少一个反输入信号连接端，优点在于提出了一种与传统绝热逻辑电路功能特性完全相反的绝热电路，其第一PMOS逻辑块和第二PMOS逻辑块均由PMOS管构成的，从而能大幅减少电路功耗。
Description
技术领域
本发明涉及一种具有低功耗性能的逻辑门电路，尤其是涉及一种新型绝热逻辑门电路。
背景技术
随着集成电路制造工艺的快速发展，特别是进入超深亚微米时代，功耗问题已经成为超大规模集成电路VLSI系统设计的一个不可忽视的限制因素。在传统静态CMOS电路中，当输入信号跳变时，直流电源向某一节点电容充电至Vdd，则意味着储存信号能量为而电源给电路节点的能量为
显然，除了一半的能量传送到节点，还有一半的能量消耗掉了。当该节点被拉为低电平时，电荷从该节点向地释放，即注入至节点的那一半能量也随之消耗掉。由此可见，从电源汲取的能量仅被利用一次。因此，要突破这一局限就需要改变能量的传输模式，使得对能量的使用不再是由Vdd-＞信号节点-＞地(0)的一次性使用方式，而是由电源-＞信号节点-＞电源的重复使用方式。和传统CMOS电路不同，能量恢复型电路对电容的充、放电是极力保持在开关电路中产生很小的压降。因此，在MOS器件沟道电阻上产生的能耗是极小的一部分，而大部分能量将被恢复至电源以便在下一周期重新使用，这些特性暗示了电路将采用交变电源供电(见文献吴训威，杭国强，“具有交叉耦合结构的能量恢复型电路”，电路与系统学报JOURNAL OF CIRCUITS AND SYSTEMS，第5卷第2期，2000年6月)。源于热力学中的“绝热原理”的启发，研究者们把这种具有能量恢复且被重新使用的特点的电路称之为绝热电路。目前，已有研究者相继提出了多种绝热电路，如ECRL、2N-2N2P、CAL以及CPAL等。
CMOS数字集成电路的功耗除了包括前面所述的信号跳变时所产生的动态功耗外，还有短路功耗和静态功耗(也称为漏功耗)。随着工艺特征尺寸的不断缩小使得纳米级工艺中晶体管的漏电流大幅度增加，从而导致漏电流引起的漏功耗的比重随着工艺尺寸的减小而越来越大(见文献K.K.Kim，Y.B.Kim，M.Choi，and N.Park，″Leakageminimization technique for nanoscale CMOS VLSI Based On Macro-Cell Modeling”，IEEEDesign and Test of Computers，vol.24(4)，pp.322-330，Aug.2007.)。自2004年起集成电路的特征尺寸开始正式进入纳米阶段，90nm工艺的集成电路被大规模应用在CPU、DSP等复杂集成电路中。国际半导体技术发展路线图(ITRS)预测2009年至2020年将实现45nm至11nm工艺的量产。由此可见，如何减小漏功耗是集成电路设计中不可回避的问题。
目前漏功耗减小技术分为工艺和电路结构两方面。作为电路系统设计者，主要是在电路结构上进行优化设计。目前已经从电路结构上已提出了多种技术，但是这些技术也还有一些不足之处，人们希望能够设计功耗更低的逻辑电路。
发明内容
本发明所要解决的技术问题是提供一种新型绝热逻辑门电路，具有更低的功耗和较低的工作电压。
本发明解决上述技术问题所采用的技术方案为：一种新型绝热逻辑门电路，包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述的第一PMOS管的源极和所述的第二PMOS管的漏极并接于电源正端，所述的第一NMOS管的源极和所述的第二NMOS管的漏极并接于时钟信号端，所述的第一PMOS管的漏极与所述的第一NMOS管的漏极连接同时与所述的反输出信号端连接，所述的第二PMOS管的源极与所述的第二NMOS管的源极连接同时与所述的正输出信号端连接，所述的第一PMOS管的栅极与所述的第一NMOS管的栅极并接于正输出信号端，所述的第二PMOS管的栅极与所述的第二NMOS管的栅极并接于反输出信号端，所述的第一PMOS管的源极与所述的第一PMOS管的漏极之间跨接有第一PMOS逻辑块，所述的第二PMOS管的漏极与所述的第二PMOS管的源极之间跨接有第二PMOS逻辑块，所述的第一PMOS逻辑块设置有至少一个正输入信号连接端，所述的第二PMOS逻辑块设置有至少一个反输入信号连接端。
所述的第一PMOS逻辑块包括第三POMS管，所述的第三POMS管的漏极与所述的第一POMS管的源极连接，所述的第三POMS管的源极与所述的第一POMS管的漏极连接，所述的第二PMOS逻辑块包括第四POMS管，所述的第四POMS管的源极与所述的第二POMS管的漏极连接，所述的第四POMS管的漏极与所述的第二POMS管的源极连接，所述的正输入信号连接端设置在所述的第三POMS管的栅极上，所述的反输入信号连接端设置在所述的第四POMS管的栅极上。
所述的第一PMOS逻辑块包括第五POMS管和第六POMS管，所述的第五POMS管的源极和所述的第六POMS管的漏极与所述的第一POMS管的源极并接，所述的第五POMS管的漏极和所述的第六POMS管的源极与所述的第一POMS管的漏极并接，所述的第二PMOS逻辑块包括第七POMS管和第八POMS管，所述的第七POMS管的源极与所述的第二POMS管的漏极连接，所述的第七POMS管的漏极与所述的第八POMS管的源极连接，所述的第八POMS管的漏极与所述的第二POMS管的源极连接，所述的正输入信号连接端为两个，即第一正输入信号连接端和第二正输入信号连接端，所述的反输入信号端为两个，即第一反输入信号连接端和第二反输入信号连接端，所述的第一正输入信号连接端设置在所述的第五POMS管的栅极上，所述的第二正输入信号连接端设置在所述的第六POMS管的栅极上，所述的第一反输入信号连接端设置在所述的第七POMS管的栅极上，所述的第二反输入信号连接端设置在所述的第八POMS管的栅极上。
所述的第一PMOS逻辑块包括第九POMS管和第十POMS管，所述的第九POMS管的漏极与所述的第一POMS管的源极连接，所述的第九POMS管的源极与所述的第十POMS管的漏极连接，所述的第十POMS管的源极与所述的第一POMS管的漏极连接，所述的第二PMOS逻辑块包括第十一POMS管和第十二POMS管，所述的第十一POMS管的源极和所述的第十二POMS管的漏极与所述的第二POMS管的漏极并接，所述的第十一POMS管的漏极和所述的第十二POMS管的源极与所述的第二POMS管的源极并接，所述的正输入信号连接端为两个，即第一正输入信号连接端和第二正输入信号连接端，所述的反输入信号端为两个，即第一反输入信号连接端和第二反输入信号连接端，所述的第一正输入信号连接端设置在所述的第九POMS管的栅极上，所述的第二正输入信号连接端设置在所述的第十POMS管的栅极上，所述的第一反输入信号连接端设置在所述的第十一POMS管的栅极上，所述的第二反输入信号连接端设置在所述的第十二POMS管的栅极上。
所述的第一PMOS逻辑块包括第十三POMS管、第十四POMS管、第十五PMOS管和第十六PMOS管，所述的第十三POMS管的漏极和所述的第十五PMOS管的源极与所述的第一POMS管的源极并接，所述的第十三POMS管的源极、所述的第十四POMS管的漏极、所述的第十五PMOS管的漏极和所述的第十六PMOS管的源极并接，所述的第十四POMS管的源极和所述第十六PMOS管的漏极与所述的第一POMS管的漏极连接，所述的第二PMOS逻辑块包括第十七POMS管、第十八POMS管、第十九POMS管和第二十POMS管，所述的第十七POMS管的漏极和所述的第十九PMOS管的源极与所述的第二POMS管的漏极并接，所述的第十七POMS管的源极与所述的第十八POMS管的漏极连接，所述的第十九PMOS管的漏极和所述的第二十POMS管的源极连接，所述的第十八POMS管的源极和所述的第二十POMS管的漏极与所述的第二POMS管的源极并接，所述的正输入信号连接端为两个，即第一正输入信号连接端和第二正输入信号连接端，所述的反输入信号端为两个，即第一反输入信号连接端和第二反输入信号连接端，所述的第一正输入信号连接端设置在所述的第十五POMS管的栅极上并与所述的第十八POMS管的栅极连接，所述的第二正输入信号连接端设置在所述的第十四POMS管的栅极上并与所述的第十九PMOS管的栅极连接，所述的第一反输入信号连接端设置在所述的第二十PMOS管的栅极上并与所述的第十六POMS管的栅极连接，所述的第二反输入信号连接端设置在所述的第十七POMS管的栅极上并与所述的第十三POMS管的栅极连接。
所述的第一PMOS逻辑块包括第二十一POMS管、第二十二POMS管和第二十三POMS管，所述的第二十一POMS管的漏极和所述的第二十二POMS管的源极与所述的第一POMS管的源极并接，所述的第二十一POMS管的源极和所述的第二十二POMS管的漏极与所述的第二十三POMS管的漏极并接，所述的第二十三POMS管的源极与所述的第一POMS管的漏极连接，所述的第二PMOS逻辑块包括第二十四POMS管、第二十五POMS管和第二十六POMS管，所述的第二十四POMS管的漏极和所述的第二十六POMS管的源极与所述的第二POMS管的漏极并接，所述的第二十四POMS管的源极与所述的第二十五POMS管的漏极连接，所述的第二十五POMS管的源极和所述的第二十六POMS管的漏极与所述的第二POMS管的源极并接，所述的正输入信号连接端为三个，即第一正输入信号连接端、第二正输入信号连接端和第三正输入信号连接端，所述的反输入信号端为三个，即第一反输入信号连接端、第二反输入信号连接端和第三反输入信号连接端，所述的第一正输入信号连接端设置在所述的第二十一POMS管的栅极上，所述的第二正输入信号连接端设置在所述的第二十二POMS管的栅极上，所述的第三正输入信号连接端设置在所述的第二十三POMS管的栅极上，所述的第一反输入信号连接端设置在所述的第二十四POMS管的栅极上，所述的第二反输入信号连接端设置在所述的第二十五POMS管的栅极上，所述的第三反输入信号连接端设置在所述的第二十六POMS管的栅极。
与现有技术相比，本发明的优点在于提出了一种与传统绝热逻辑电路功能特性完全相反的绝热电路，其逻辑功能模块均由PMOS管构成的，从而能大幅减少电路功耗。同时，可以将近阈值技术运用到由本发明的逻辑门电路构成的电路中，使电路在低工作电压下亦能正常运行，实验表明本发明的电路比传统绝热2N-2N2P电路更适合采用近阈值技术，从而进一步实现了超低功耗电路。
实验用65nm PTM工艺(见http://ptm.asu.edu/)以本发明的逻辑、传统静态CMOS逻辑以及传统绝热2N-2N2P逻辑分别实现了D触发器和4-bit CLA两个电路，仿真结果表明，用本发明的逻辑实现的4-bit CLA和D触发器不仅具有正确的逻辑功能，而且相比其他几种逻辑电路消耗更少的能量。而将近阈值技术分别用于以上的三种逻辑电路，实验数据表明，采用了近阈值技术的本发明的逻辑电路仍然具有相对于其他逻辑电路更优的节能性。
本发明的电路结构不仅适于组合电路设计，亦适于时序电路设计。采用了近阈值技术的本发明的逻辑电路分别实现了组合电路中的典型电路4-bit超前进位加法器(可简称为4-bit CLA)和时序电路中的典型电路D触发器，实验表明，与对应的传统静态CMOS电路相比，可节省大约60％-80％的功耗。
附图说明
图1为本发明的电路结构示意图；
图2为本发明实施例一基本门缓冲器电路的结构示意图和符号图；
图3为本发明实施例二与门电路的结构示意图和符号图；
图4为本发明实施例三或门电路的结构示意图和符号图；
图5为本发明实施例四异或门电路的结构示意图和符号图；
图6为本发明实施例五与或门电路的结构示意图和符号图；
图7为四级缓冲器链的功耗曲线图，(a)为本发明的功耗曲线图，(b)为现有技术的2N-2N2P功耗曲线图；
图8为本发明的缓冲器电路在不同工作电压下的最大频率；
图9为本发明的缓冲器电路在不同时钟频率上的功耗，(a)频率f＝1MHz，(b)频率f＝10MHz，(c)频率f＝1MHz；
图10为4-bit超前进位加法器电路图；
图11为采用了近阈值技术后的4-bit全加器仿真波形图；
图12为4-bit超前进位加法器在Vdd＝1.1V和Vdd＝0.7V在不同频率下功耗；
图13为基于本发明的逻辑门电路的D触发器电路图及仿真波形图；
图14为D触发器在Vdd＝1.1V和Vdd＝0.7V在不同频率下功耗。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：一种新型绝热逻辑基本门缓冲器(或反相器)电路，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2，第一PMOS管P1的源极和第二PMOS管P2的漏极并接于电源正端Vdd，第一NMOS管N1的源极和第二NMOS管N2的漏极并接于时钟信号端clk，第一PMOS管P1的漏极与第一NMOS管N1的漏极连接同时与反输出信号端outb连接，第二PMOS管P2的源极与第二NMOS管N2的源极连接同时与正输出信号端out连接，第一PMOS管P1的栅极与第一NMOS管N1的栅极并接于正输出信号端out，第二PMOS管P2的栅极与第二NMOS管N2的栅极并接于反输出信号端outb，第三POMS管P3的漏极与第一POMS管P1的源极连接，第三POMS管P3的源极与第一POMS管P1的漏极连接，第四POMS管P4的源极与第二POMS管P2的漏极连接，第四POMS管P4的漏极与第二POMS管P2的源极连接，正输入信号连接端in设置在第三POMS管P3的栅极上，反输入信号连接端inb设置在第四POMS管P4的栅极上。
实施例二：一种新型绝热逻辑与门电路，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2，第一PMOS管P1的源极和第二PMOS管P2的漏极并接于电源正端Vdd，第一NMOS管N1的源极和第二NMOS管N2的漏极并接于时钟信号端clk，第一PMOS管P1的漏极与第一NMOS管N1的漏极连接同时与反输出信号端outb连接，第二PMOS管P2的源极与第二NMOS管N2的源极连接同时与正输出信号端out连接，第一PMOS管P1的栅极与第一NMOS管N1的栅极并接于正输出信号端out，第二PMOS管P2的栅极与第二NMOS管N2的栅极并接于反输出信号端outb，第五POMS管P5的源极和第六POMS管P6的漏极与第一POMS管P1的源极并接，第五POMS管P5的漏极和第六POMS管P6的源极与第一POMS管P1的漏极并接，第七POMS管P7的源极与第二POMS管P2的漏极连接，第七POMS管P7的漏极与第八POMS管P8的源极连接，第八POMS管P8的漏极与第二POMS管P2的源极连接，正输入信号连接端为两个，即第一正输入信号连接端x和第二正输入信号连接端y，反输入信号端为两个，即第一反输入信号连接端xb和第二反输入信号连接端yb，第一正输入信号连接端x设置在第五POMS管P5的栅极上，第二正输入信号连接端y设置在第六POMS管P6的栅极上，第一反输入信号连接端xb设置在第七POMS管P7的栅极上，第二反输入信号连接端yb设置在第八POMS管P8的栅极上。
实施例三：一种新型绝热逻辑或门电路，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2，第一PMOS管P1的源极和第二PMOS管P2的漏极并接于电源正端Vdd，第一NMOS管N1的源极和第二NMOS管N2的漏极并接于时钟信号端clk，第一PMOS管P1的漏极与第一NMOS管N1的漏极连接同时与反输出信号端outb连接，第二PMOS管P2的源极与第二NMOS管N2的源极连接同时与正输出信号端out连接，第一PMOS管P1的栅极与第一NMOS管N1的栅极并接于正输出信号端out，第二PMOS管P2的栅极与第二NMOS管N2的栅极并接于反输出信号端outb，第九POMS管P9的漏极与第一POMS管P1的源极连接，第九POMS管P9的源极与第十POMS管P10的漏极连接，第十POMS管P10的源极与第一POMS管P1的漏极连接，第十一POMS管P11的源极和第十二POMS管P12的漏极与第二POMS管P2的漏极并接，第十一POMS管P11的漏极和第十二POMS管P12的源极与第二POMS管P2的源极并接，正输入信号连接端为两个，即第一正输入信号连接端x和第二正输入信号连接端y，反输入信号端为两个，即第一反输入信号连接端xb和第二反输入信号连接端yb，第一正输入信号连接端x设置在第九POMS管P9的栅极上，第二正输入信号连接端y设置在第十POMS管P10的栅极上，第一反输入信号连接端xb设置在第十一POMS管P11的栅极上，第二反输入信号连接端yb设置在第十二POMS管P12的栅极上。
实施例四：一种新型绝热逻辑异或门电路，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2，第一PMOS管P1的源极和第二PMOS管P2的漏极并接于电源正端Vdd，第一NMOS管N1的源极和第二NMOS管N2的漏极并接于时钟信号端clk，第一PMOS管P1的漏极与第一NMOS管N1的漏极连接同时与反输出信号端outb连接，第二PMOS管P2的源极与第二NMOS管N2的源极连接同时与正输出信号端out连接，第一PMOS管P1的栅极与第一NMOS管N1的栅极并接于正输出信号端out，第二PMOS管P2的栅极与第二NMOS管N2的栅极并接于反输出信号端outb，第十三POMS管P13的漏极和第十五PMOS管P15的源极与第一POMS管P1的源极并接，第十三POMS管P13的源极、第十四POMS管P14的漏极、第十五PMOS管P15的漏极和第十六PMOS管P16的源极并接，第十四POMS管P14的源极和第十六PMOS管P16的漏极与第一POMS管P1的漏极连接，第十七POMS管P17的漏极和第十九PMOS管P19的源极与第二POMS管P2的漏极并接，第十七POMS管P17的源极与第十八POMS管P18的漏极连接，第十九PMOS管P19的漏极和第二十POMS管P20的源极连接，第十八POMS管P18的源极和第二十POMS管P20的漏极与第二POMS管P2的源极并接，正输入信号连接端为两个，即第一正输入信号连接端x和第二正输入信号连接端y，反输入信号端为两个，即第一反输入信号连接端xb和第二反输入信号连接端yb，第一正输入信号连接端x设置在第十五POMS管P15的栅极上并与第十八POMS管P18的栅极连接，第二正输入信号连接端y设置在第十四POMS管P14的栅极上并与第十九PMOS管P19的栅极连接，第一反输入信号连接端xb设置在第二十PMOS管P20的栅极上并与第十六POMS管P16的栅极连接，第二反输入信号连接端yb设置在第十七POMS管P17的栅极上并与第十三POMS管P13的栅极连接。
实施例五：一种新型绝热逻辑与或门电路，包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2，第一PMOS管P1的源极和第二PMOS管P2的漏极并接于电源正端Vdd，第一NMOS管N1的源极和第二NMOS管N2的漏极并接于时钟信号端clk，第一PMOS管P1的漏极与第一NMOS管N1的漏极连接同时与反输出信号端outb连接，第二PMOS管P2的源极与第二NMOS管N2的源极连接同时与正输出信号端out连接，第一PMOS管P1的栅极与第一NMOS管N1的栅极并接于正输出信号端out，第二PMOS管P2的栅极与第二NMOS管N2的栅极并接于反输出信号端outb，第二十一POMS管P21的漏极和第二十二POMS管P22的源极与第一POMS管P1的源极并接，第二十一POMS管P21的源极和第二十二POMS管P22的漏极与第二十三POMS管P23的漏极并接，第二十三POMS管P23的源极与第一POMS管P1的漏极连接，第二十四POMS管P24的漏极和第二十六POMS管P26的源极与第二POMS管P2的漏极并接，第二十四POMS管P24的源极与第二十五POMS管P25的漏极连接，第二十五POMS管P25的源极和第二十六POMS管P26的漏极与第二POMS管P2的源极并接，正输入信号连接端为三个，即第一正输入信号连接端x、第二正输入信号连接端y和第三正输入信号连接端z，反输入信号端为三个，即第一反输入信号连接端xb、第二反输入信号连接端yb和第三反输入信号连接端zb，第一正输入信号连接端x设置在第二十一POMS管P21的栅极上，第二正输入信号连接端y设置在第二十二POMS管P22的栅极上，第三正输入信号连接端z设置在第二十三POMS管P23的栅极上，第一反输入信号连接端xb设置在第二十四POMS管P24的栅极上，第二反输入信号连接端yb设置在第二十五POMS管P25的栅极上，第三反输入信号连接端zb设置在第二十六POMS管P26的栅极。
图7(a)、(b)分别是本发明和现有技术的2N-2N2P逻辑的四级缓冲器链的功耗曲线图。实验表明，本发明逻辑电路的功耗与传统绝热电路2N-2N2P逻辑电路不同，在本发明的电路中，四个时钟(clk1-clk4)的总功耗是随时间增长而呈递减回收的状态且能耗为负，vdd的能耗变化较大，但电路稳定后，vdd的能耗变化就较平缓。这是由于PMOS管与NMOS管的特性正好相反，NMOS管在导通过程中是吸收时钟能量，而PMOS管则是在导通过程中将先前吸收的电源vdd能量传给了时钟而补给时钟能量。所以，使得时钟能耗是呈负增长状态。
在数字集成电路设计中，减小电压幅值是最有效的节省能耗的方法。当阈值电压一定时，减小供给电压能使动态能耗呈平方次减小，但这是以牺牲电路性能为代价的。因此，将采用接近阈值电压的低供给电压的方法叫做近阈值技术。如果将该技术用于本发明的逻辑门电路，可以进一步减小其能耗。将近阈值技术应用于本发明的逻辑门电路中，在减少能耗的同时，可以保证电路逻辑性能完好，找到节省能耗的最佳电压和工作频率。
如图8所示，使本发明的缓冲器电路工作在不同工作电压下，在保证电路逻辑功能正确的前提下，电路可达到的最高工作频率是随电压的增大而增大。
图9中(a)、(b)和(c)分别是本发明的缓冲器电路在时钟频率为1MHz、10MHz和100MHz下的功耗。传统静态CMOS逻辑电路的能耗都是随频率呈指数上升变化的，其变化率最大，其次就是2N-2N2P电路。而本发明的电路能耗则当频率为1MHz时在若干点上变化较大，但当频率10MHz和100MHz时，电路能耗随工作电压增大而变化较为平缓。这点说明了当工作频率达到10MHz以上时，本发明的电路的性能受工作电压变化的影响并不大。实验数据表明本发明的电路比传统静态CMOS电路和传统绝热电路2N-2N2P更适合用近阈值技术来实现超低功耗电路。
图10是基于本发明逻辑门电路的4-bit超前进位加法器(4-bit CLA)的电路图，该加法器是由4个时钟(clk1-clk4)驱动控制的。
先将本发明、2N-2N2P和传统静态CMOS这三种不同逻辑的4-bit CLA电路在正常工作电压(即Vdd＝1.1V)下工作，分别测量能耗来进行比较。实验结果如表1所示，在5个不同工作频率上，P-RAL的CLA电路的能耗均是最小的。
表1 4-bit adder在Vdd＝1.1V下在各频率上的能耗比较(单位：fJ)
由前面的图9的实验结果表明，近阈值的工作电压选在Vdd＝0.7V上电路的工作性能及能耗节省效果上会比较理想，图11是采用了近阈值技术的基于本发明逻辑的4-bitCLA仿真波形图。由仿真波形可见，工作在Vdd＝0.7V时，本发明的4-bit CLA逻辑功能正确。
再将三种不同逻辑的4-bit CLA电路均在采用近阈值技术情况(即Vdd＝0.7V)下进行能耗比较。实验结果如表2所示，在5个不同工作频率上，本发明的CLA电路能耗仍是最小的。
表2 4-bit adder在Vdd＝0.7V下在各频率上的能耗比较(单位：fJ)
图12将表1和表2的实验结果用能耗图更形象直观地表示出来，图中实线表示正常工作电压(Vdd＝1.1V)各逻辑电路在不同频率上的能耗，虚线表示采用近阈值技术(即工作电压Vdd＝0.7V时)各逻辑电路在不同频率上的能耗。由图可知，采用了近阈值技术的P-RAL的全加器电路能量在各频率上都是最节省的。采用近阈值技术的P-RAL加法器电路相对于传统静态CMOS加法器电路大约节省82.9-88.4％的能耗，相对于2N-2N2P加法器电路大约节省能耗45.6-53.2％。
图13(a)是本发明的D触发器图，也就是四个缓冲器构成的缓冲器链。本发明的四级缓冲器链是由四个时钟驱动控制，这四个时钟前后时序相差1/4个周期，其波形如图7(b)中的clk1-clk4所示。由于PMOS管与NMOS管的电路性能正好相反，所以P-RAL电路是零信号有效，如图7(b)所示，当电路输入信号变化为零时，输出信号才变低电平，否则都是高电平。图13(b)是采用了近阈值技术的基于本发明的逻辑门电路的D触发器的仿真波形图。由仿真波形可见，工作电压在Vdd＝0.7V时的D触发器逻辑功能正确。
先将本发明、2N-2N2P和传统静态CMOS这三种不同逻辑的D触发器电路在正常工作电压(即Vdd＝1.1V)下工作，分别测量能耗来进行比较。实验结果如表3所示，在5个不同工作频率上，本发明的D触发器能耗均是最小的。
表3 D触发器在Vdd＝1.1V下在各频率上的能耗比较(单位：fJ)
再将三种不同逻辑的D触发器在采用近阈值技术情况(即Vdd＝0.7V)下进行能耗比较。实验结果如表4所示，在5个不同工作频率上，本发明的电路仍是能耗最小的。
表4D触发器在Vdd＝0.7V下在各频率上的能耗比较(单位：fJ)
图14将表3和表4的实验结果用能耗图更形象直观地表示出来，图中实线表示正常工作电压(Vdd＝1.1V)各逻辑电路在不同频率上的能耗，虚线表示采用近阈值技术(即工作电压Vdd＝0.7V时)各逻辑电路在不同频率上的能耗。由图可知，采用了近阈值技术的本发明的D触发器电路能量在各频率上都是最节省的。采用近阈值技术的本发明的触发器电路相对于传统静态CMOS触发器电路大约节省68.8-80.7％的能耗，相对于2N-2N2P触发器电路大约节省能耗33.9-40.1％。
Claims (6)
1.一种新型绝热逻辑门电路，包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，其特征在于所述的第一PMOS管的源极和所述的第二PMOS管的漏极并接于电源正端，所述的第一NMOS管的源极和所述的第二NMOS管的漏极并接于时钟信号端，所述的第一PMOS管的漏极与所述的第一NMOS管的漏极连接同时与所述的反输出信号端连接，所述的第二PMOS管的源极与所述的第二NMOS管的源极连接同时与所述的正输出信号端连接，所述的第一PMOS管的栅极与所述的第一NMOS管的栅极并接于正输出信号端，所述的第二PMOS管的栅极与所述的第二NMOS管的栅极并接于反输出信号端，所述的第一PMOS管的源极与所述的第一PMOS管的漏极之间跨接有第一PMOS逻辑块，所述的第二PMOS管的漏极与所述的第二PMOS管的源极之间跨接有第二PMOS逻辑块，所述的第一PMOS逻辑块设置有至少一个正输入信号连接端，所述的第二PMOS逻辑块设置有至少一个反输入信号连接端。
2.如权利要求1所述的一种新型绝热逻辑门电路，其特征在于所述的第一PMOS逻辑块包括第三POMS管，所述的第三POMS管的漏极与所述的第一POMS管的源极连接，所述的第三POMS管的源极与所述的第一POMS管的漏极连接，所述的第二PMOS逻辑块包括第四POMS管，所述的第四POMS管的源极与所述的第二POMS管的漏极连接，所述的第四POMS管的漏极与所述的第二POMS管的源极连接，所述的正输入信号连接端设置在所述的第三POMS管的栅极上，所述的反输入信号连接端设置在所述的第四POMS管的栅极上。
3.如权利要求1所述的一种新型绝热逻辑门电路，其特征在于所述的第一PMOS逻辑块包括第五POMS管和第六POMS管，所述的第五POMS管的源极和所述的第六POMS管的漏极与所述的第一POMS管的源极并接，所述的第五POMS管的漏极和所述的第六POMS管的源极与所述的第一POMS管的漏极并接，所述的第二PMOS逻辑块包括第七POMS管和第八POMS管，所述的第七POMS管的源极与所述的第二POMS管的漏极连接，所述的第七POMS管的漏极与所述的第八POMS管的源极连接，所述的第八POMS管的漏极与所述的第二POMS管的源极连接，所述的正输入信号连接端为两个，即第一正输入信号连接端和第二正输入信号连接端，所述的反输入信号端为两个，即第一反输入信号连接端和第二反输入信号连接端，所述的第一正输入信号连接端设置在所述的第五POMS管的栅极上，所述的第二正输入信号连接端设置在所述的第六POMS管的栅极上，所述的第一反输入信号连接端设置在所述的第七POMS管的栅极上，所述的第二反输入信号连接端设置在所述的第八POMS管的栅极上。
4.如权利要求1所述的一种新型绝热逻辑门电路，其特征在于所述的第一PMOS逻辑块包括第九POMS管和第十POMS管，所述的第九POMS管的漏极与所述的第一POMS管的源极连接，所述的第九POMS管的源极与所述的第十POMS管的漏极连接，所述的第十POMS管的源极与所述的第一POMS管的漏极连接，所述的第二PMOS逻辑块包括第十一POMS管和第十二POMS管，所述的第十一POMS管的源极和所述的第十二POMS管的漏极与所述的第二POMS管的漏极并接，所述的第十一POMS管的漏极和所述的第十二POMS管的源极与所述的第二POMS管的源极并接，所述的正输入信号连接端为两个，即第一正输入信号连接端和第二正输入信号连接端，所述的反输入信号端为两个，即第一反输入信号连接端和第二反输入信号连接端，所述的第一正输入信号连接端设置在所述的第九POMS管的栅极上，所述的第二正输入信号连接端设置在所述的第十POMS管的栅极上，所述的第一反输入信号连接端设置在所述的第十一POMS管的栅极上，所述的第二反输入信号连接端设置在所述的第十二POMS管的栅极上。
5.如权利要求1所述的一种新型绝热逻辑门电路，其特征在于所述的第一PMOS逻辑块包括第十三POMS管、第十四POMS管、第十五PMOS管和第十六PMOS管，所述的第十三POMS管的漏极和所述的第十五PMOS管的源极与所述的第一POMS管的源极并接，所述的第十三POMS管的源极、所述的第十四POMS管的漏极、所述的第十五PMOS管的漏极和所述的第十六PMOS管的源极并接，所述的第十四POMS管的源极和所述第十六PMOS管的漏极与所述的第一POMS管的漏极连接，所述的第二PMOS逻辑块包括第十七POMS管、第十八POMS管、第十九POMS管和第二十POMS管，所述的第十七POMS管的漏极和所述的第十九PMOS管的源极与所述的第二POMS管的漏极并接，所述的第十七POMS管的源极与所述的第十八POMS管的漏极连接，所述的第十九PMOS管的漏极和所述的第二十POMS管的源极连接，所述的第十八POMS管的源极和所述的第二十POMS管的漏极与所述的第二POMS管的源极并接，所述的正输入信号连接端为两个，即第一正输入信号连接端和第二正输入信号连接端，所述的反输入信号端为两个，即第一反输入信号连接端和第二反输入信号连接端，所述的第一正输入信号连接端设置在所述的第十五POMS管的栅极上并与所述的第十八POMS管的栅极连接，所述的第二正输入信号连接端设置在所述的第十四POMS管的栅极上并与所述的第十九PMOS管的栅极连接，所述的第一反输入信号连接端设置在所述的第二十PMOS管的栅极上并与所述的第十六POMS管的栅极连接，所述的第二反输入信号连接端设置在所述的第十七POMS管的栅极上并与所述的第十三POMS管的栅极连接。
6.如权利要求1所述的一种新型绝热逻辑门电路，其特征在于所述的第一PMOS逻辑块包括第二十一POMS管、第二十二POMS管和第二十三POMS管，所述的第二十一POMS管的漏极和所述的第二十二POMS管的源极与所述的第一POMS管的源极并接，所述的第二十一POMS管的源极和所述的第二十二POMS管的漏极与所述的第二十三POMS管的漏极并接，所述的第二十三POMS管的源极与所述的第一POMS管的漏极连接，所述的第二PMOS逻辑块包括第二十四POMS管、第二十五POMS管和第二十六POMS管，所述的第二十四POMS管的漏极和所述的第二十六POMS管的源极与所述的第二POMS管的漏极并接，所述的第二十四POMS管的源极与所述的第二十五POMS管的漏极连接，所述的第二十五POMS管的源极和所述的第二十六POMS管的漏极与所述的第二POMS管的源极并接，所述的正输入信号连接端为三个，即第一正输入信号连接端、第二正输入信号连接端和第三正输入信号连接端，所述的反输入信号端为三个，即第一反输入信号连接端、第二反输入信号连接端和第三反输入信号连接端，所述的第一正输入信号连接端设置在所述的第二十一POMS管的栅极上，所述的第二正输入信号连接端设置在所述的第二十二POMS管的栅极上，所述的第三正输入信号连接端设置在所述的第二十三POMS管的栅极上，所述的第一反输入信号连接端设置在所述的第二十四POMS管的栅极上，所述的第二反输入信号连接端设置在所述的第二十五POMS管的栅极上，所述的第三反输入信号连接端设置在所述的第二十六POMS管的栅极。
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