CN105958975A - 一种基于FinFET器件的脉冲型D触发器 - Google Patents

Abstract

本发明公开了一种基于FinFET器件的脉冲型D触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二输入或非门；第一FinFET管、第二FinFET管和第三FinFET管为P型FinFET管，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管为N型FinFET管，第一FinFET管和第二FinFET管的鳍的个数为1，第三FinFET管的鳍的个数为3，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管的鳍的个数为4；二输入或非门具有第一输入端、第二输入端和输出端；优点是种延时、功耗和功耗延时积均较小。

Description

一种基于FinFET器件的脉冲型D触发器

技术领域

本发明涉及一种脉冲型D触发器，尤其是涉及一种基于FinFET器件的脉冲型D触发器。

背景技术

触发器作为数字电路系统的一种基本运算单元，被广泛运用在大规模的集成电路设计中,在性能要求比较高的微处理器以及单片机系统中，触发器的性能对整个系统性能的影响特别重要。脉冲型D触发器是数字电路系统中较为常用的一种触发器。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种互补式金氧半导体(CMOS)晶体管，具有高速、低功耗和面积小等优点。目前FinFET管已被应用于脉冲型D触发器的设计领域。

现有的一种基于FinFET器件的脉冲型D触发器(同栅脉冲型D触发器)的电路结构图如图1所示。该脉冲型D触发器由4个P型FinFET管、6个N型FinFET管和5个反相器组成。在工作过程中，该脉冲型D触发器通过三个反相器的延时得到脉冲信号，脉冲信号宽度较宽，电路节点实现数据的存储。该脉冲型D触发器由于采用电路节点存储数据，锁存效果不理想，且其通过三个反相器得到脉冲信号，导致脉冲型D触发器的延时、功耗和功耗延时积均较大。

鉴此，设计一种延时、功耗和功耗延时积均较小的基于FinFET器件的脉冲型D触发器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种延时、功耗和功耗延时积均较小的基于FinFET器件的脉冲型D触发器。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的脉冲型D触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二输入或非门；所述的第一FinFET管、所述的第二FinFET管和所述的第三FinFET管为P型FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管为N型FinFET管，所述的第一FinFET管和所述的第二FinFET管的鳍的个数为1，所述的第三FinFET管的鳍的个数为3，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管的鳍的个数为4；所述的二输入或非门具有第一输入端、第二输入端和输出端；所述的第一FinFET管的源极、所述的第二FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第四FinFET管的前栅、所述的第六FinFET管的前栅和所述的第一反相器的输入端连接且其连接端为所述的脉冲型D触发器的时钟信号端，所述的脉冲型D触发器的时钟信号端用于接入外部时钟信号，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端、所述的第四反相器的输入端和所述的二输入或非门的第一输入端连接，所述的第一FinFET管的漏极、所述的第四FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅和所述的第三FinFET管的背栅连接，所述的第二FinFET管的前栅、所述的第四FinFET管的背栅和所述的第三反相器的输入端连接且其连接端为所述的脉冲型D触发器的输入端，所述的第二FinFET管的背栅、所述的第四反相器的输出端、所述的第七FinFET管的前栅和所述的第七FinFET管的背栅连接，所述的第三FinFET管的漏极、所述的第六FinFET管的漏极、所述的第五反相器的输入端、所述的第六反相器的输出端和所述的二输入或非门的第二输入端连接且其连接端为所述的脉冲型D触发器的输出端，所述的第四FinFET管的源极和所述的第五FinFET管的漏极连接，所述的第五FinFET管的前栅、所述的第五FinFET管的背栅和所述的二输入或非门的输出端连接，所述的第五FinFET管的源极和所述的第七FinFET管的源极均接地，所述的第六FinFET管的背栅和所述的第三反相器的输出端连接，所述的第六FinFET管的源极和所述的第七FinFET管的漏极连接，所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的脉冲型D触发器的反相输出端。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第五FinFET管和所述的第七FinFET管为低阈值FinFET管，所述的第四FinFET管和所述的第六FinFET管为高阈值FinFET管。该结构中低阈值FinFET管能够能保证电路的工作速度，电路延时较小，高阈值FinFET管能够降低漏功耗，电路工作速度快，通过低阈值FinFET管和高阈值FinFET管的配合使用，进一步降低功耗和延时。

所述的第一反相器、所述的第二反相器、所述的第三反相器、所述的第四反相器和所述的第五反相器的电路结构相同；所述的第一反相器包括第八FinFET管和第九FinFET管，所述的第八FinFET管为P型FinFET管，所述的第九FinFET管为N型FinFET管，所述的第八FinFET管的鳍的个数为2，所述的第九FinFET管的鳍的个数为1；所述的第八FinFET管和所述的第九FinFET管为低阈值FinFET管；所述的第八FinFET管的源极接入电源，所述的第八FinFET管的前栅、所述的第八FinFET管的背栅、所述的第九FinFET管的前栅和所述的第九FinFET管的背栅连接且其连接端为所述的第一反相器的输入端，所述的第八FinFET管的漏极和所述的第九FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第九FinFET管的源极接地。该结构中低阈值FinFET管能够能保证电路的工作速度，电路延时较小，高阈值FinFET管能够降低漏功耗，电路工作速度快，通过低阈值FinFET管和高阈值FinFET管的配合使用，进一步降低功耗和延时。

所述的第六反相器包括第十FinFET管和第十一FinFET管，所述的第十FinFET管为P型FinFET管，所述的第十一FinFET管为N型FinFET管，所述的第十FinFET管和所述的第十一FinFET管为低阈值管，所述的第十FinFET管和所述的第十一FinFET管的鳍的个数为1；所述的第十FinFET管的源极接入电源，所述的第十FinFET管的前栅、所述的第十FinFET管的背栅、所述的第十一FinFET管的前栅和所述的第十一FinFET管的背栅连接且其连接端为所述的第六反相器的输入端，所述的第十FinFET管的漏极和所述的第十一FinFET管的漏极连接且其连接端为所述的第六反相器的输出端，所述的第十一FinFET管的源极接地。该结构中低阈值FinFET管能够能保证电路的工作速度，电路延时较小，高阈值FinFET管能够降低漏功耗，电路工作速度快，通过低阈值FinFET管和高阈值FinFET管的配合使用，进一步降低功耗和延时。

所述的二输入或非门包括第十二FinFET管和第十三FinFET管，所述的第十二FinFET管为P型FinFET管，所述的第十三FinFET管为N型FinFET管，所述的第十二FinFET管和所述的第十三FinFET管的鳍的个数为1；所述的第十二FinFET管为高阈值FinFET管，所述的第十三FinFET管为低阈值FinFET管；所述的第十二FinFET管的源极接入电源，所述的第十二FinFET管的前栅和所述的第十三FinFET管的前栅连接且其连接端为所述的二输入或非门的第一输入端，所述的第十二FinFET管的背栅和所述的第十三FinFET管的背栅连接且其连接端为所述的二输入或非门的第二输入端，所述的第十二FinFET管的漏极和所述的第十三FinFET管的漏极连接且其连接端为所述的二输入或非门的输出端，所述的第十三FinFET管的源极接地。该结构中低阈值FinFET管能够能保证电路的工作速度，电路延时较小，高阈值FinFET管能够降低漏功耗，电路工作速度快，通过低阈值FinFET管和高阈值FinFET管的配合使用，进一步降低功耗和延时。

与现有技术相比，本发明的优点在于通过第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二输入或非门构造基于FinFET器件的脉冲型D触发器；第一FinFET管、第二FinFET管和第三FinFET管为P型FinFET管，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管为N型FinFET管，第一FinFET管和第二FinFET管的鳍的个数为1，第三FinFET管的鳍的个数为3，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管的鳍的个数为4；第一反相器和第二反相器构成脉冲型D触发器的时钟控制部分；当时钟信号clk＝0时，第四FinFET管和第六FinFET管关断，第一FinFET管导通，第一FinFET管的漏极、第四FinFET管的漏极、第二FinFET管的漏极、第三FinFET管的前栅和第三FinFET管的背栅的连接节点X充电至电源Vdd，第三FinFET管断开，输出保持不变；当时钟clk有上升沿时，第四FinFET管和第六FinFET管导通，二输入或非门输出高电平使第五FinFET管导通，过了一个反相器延时时钟后通过第四反相器使第七FinFET管关断，电路实现采样；clkb变为低电平，第五FinFET管和第七FinFET管断开，连接节点X与输入信号无关；本发明的脉冲型D触发器通过三个反相器的延时来得到短脉冲信号，通过二输入或非门实现数据的存储，延时、功耗和功耗延时积均较小。

附图说明

图1为现有的一种基于FinFET器件的脉冲型D触发器的电路结构图；

图2为本发明的一种基于FinFET器件的脉冲型D触发器的电路结构图；

图3(a)为本发明的一种基于FinFET器件的脉冲型D触发器中第一反相器的符号图；

图3(b)为本发明的一种基于FinFET器件的脉冲型D触发器中第一反相器的电路结构图；

图4(a)为本发明的一种基于FinFET器件的脉冲型D触发器中第六反相器的符号图；

图4(b)为本发明的一种基于FinFET器件的脉冲型D触发器中第六反相器的电路结构图；

图5(a)为本发明的一种基于FinFET器件的脉冲型D触发器中二输入或非门的符号图；

图5(b)为本发明的一种基于FinFET器件的脉冲型D触发器中二输入或非门的电路结构图；

图6为标准电压(1v)下，本发明的一种基于FinFET器件的脉冲型D触发器基于BSIMIMG标准工艺的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2所示，一种基于FinFET器件的脉冲型D触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6和二输入或非门O1；第一FinFET管M1、第二FinFET管M2和第三FinFET管M3为P型FinFET管，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7为N型FinFET管，第一FinFET管M1和第二FinFET管M2的鳍的个数为1，第三FinFET管M3的鳍的个数为3，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鳍的个数为4；二输入或非门O1具有第一输入端、第二输入端和输出端；第一FinFET管M1的源极、第二FinFET管M2的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的前栅、第一FinFET管M1的背栅、第四FinFET管M4的前栅、第六FinFET管M6的前栅和第一反相器F1的输入端连接且其连接端为脉冲型D触发器的时钟信号端，脉冲型D触发器的时钟信号端用于接入外部时钟信号clk，第一反相器F1的输出端和第二反相器F2的输入端连接，第二反相器F2的输出端、第四反相器F4的输入端和二输入或非门O1的第一输入端连接，第一FinFET管M1的漏极、第四FinFET管M4的漏极、第二FinFET管M2的漏极、第三FinFET管M3的前栅和第三FinFET管M3的背栅连接，第二FinFET管M2的前栅、第四FinFET管M4的背栅和第三反相器F3的输入端连接且其连接端为脉冲型D触发器的输入端，第二FinFET管M2的背栅、第四反相器F4的输出端、第七FinFET管M7的前栅和第七FinFET管M7的背栅连接，第三FinFET管M3的漏极、第六FinFET管M6的漏极、第五反相器F5的输入端、第六反相器F6的输出端和二输入或非门O1的第二输入端连接且其连接端为脉冲型D触发器的输出端，第四FinFET管M4的源极和第五FinFET管M5的漏极连接，第五FinFET管M5的前栅、第五FinFET管M5的背栅和二输入或非门O1的输出端连接，第五FinFET管M5的源极和第七FinFET管M7的源极均接地，第六FinFET管M6的背栅和第三反相器F3的输出端连接，第六FinFET管M6的源极和第七FinFET管M7的漏极连接，第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为脉冲型D触发器的反相输出端。

实施例二：如图2所示，一种基于FinFET器件的脉冲型D触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6和二输入或非门O1；第一FinFET管M1、第二FinFET管M2和第三FinFET管M3为P型FinFET管，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7为N型FinFET管，第一FinFET管M1和第二FinFET管M2的鳍的个数为1，第三FinFET管M3的鳍的个数为3，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鳍的个数为4；二输入或非门O1具有第一输入端、第二输入端和输出端；第一FinFET管M1的源极、第二FinFET管M2的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的前栅、第一FinFET管M1的背栅、第四FinFET管M4的前栅、第六FinFET管M6的前栅和第一反相器F1的输入端连接且其连接端为脉冲型D触发器的时钟信号端，脉冲型D触发器的时钟信号端用于接入外部时钟信号clk，第一反相器F1的输出端和第二反相器F2的输入端连接，第二反相器F2的输出端、第四反相器F4的输入端和二输入或非门O1的第一输入端连接，第一FinFET管M1的漏极、第四FinFET管M4的漏极、第二FinFET管M2的漏极、第三FinFET管M3的前栅和第三FinFET管M3的背栅连接，第二FinFET管M2的前栅、第四FinFET管M4的背栅和第三反相器F3的输入端连接且其连接端为脉冲型D触发器的输入端，第二FinFET管M2的背栅、第四反相器F4的输出端、第七FinFET管M7的前栅和第七FinFET管M7的背栅连接，第三FinFET管M3的漏极、第六FinFET管M6的漏极、第五反相器F5的输入端、第六反相器F6的输出端和二输入或非门O1的第二输入端连接且其连接端为脉冲型D触发器的输出端，第四FinFET管M4的源极和第五FinFET管M5的漏极连接，第五FinFET管M5的前栅、第五FinFET管M5的背栅和二输入或非门O1的输出端连接，第五FinFET管M5的源极和第七FinFET管M7的源极均接地，第六FinFET管M6的背栅和第三反相器F3的输出端连接，第六FinFET管M6的源极和第七FinFET管M7的漏极连接，第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为脉冲型D触发器的反相输出端。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第五FinFET管M5和第七FinFET管M7为低阈值FinFET管且其阈值为0.1V,第四FinFET管M4和第六FinFET管M6为高阈值FinFET管且其阈值为0.6V。

实施例三：如图2所示，一种基于FinFET器件的脉冲型D触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6和二输入或非门O1；第一FinFET管M1、第二FinFET管M2和第三FinFET管M3为P型FinFET管，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7为N型FinFET管，第一FinFET管M1和第二FinFET管M2的鳍的个数为1，第三FinFET管M3的鳍的个数为3，第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鳍的个数为4；二输入或非门O1具有第一输入端、第二输入端和输出端；第一FinFET管M1的源极、第二FinFET管M2的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的前栅、第一FinFET管M1的背栅、第四FinFET管M4的前栅、第六FinFET管M6的前栅和第一反相器F1的输入端连接且其连接端为脉冲型D触发器的时钟信号端，脉冲型D触发器的时钟信号端用于接入外部时钟信号clk，第一反相器F1的输出端和第二反相器F2的输入端连接，第二反相器F2的输出端、第四反相器F4的输入端和二输入或非门O1的第一输入端连接，第一FinFET管M1的漏极、第四FinFET管M4的漏极、第二FinFET管M2的漏极、第三FinFET管M3的前栅和第三FinFET管M3的背栅连接，第二FinFET管M2的前栅、第四FinFET管M4的背栅和第三反相器F3的输入端连接且其连接端为脉冲型D触发器的输入端，第二FinFET管M2的背栅、第四反相器F4的输出端、第七FinFET管M7的前栅和第七FinFET管M7的背栅连接，第三FinFET管M3的漏极、第六FinFET管M6的漏极、第五反相器F5的输入端、第六反相器F6的输出端和二输入或非门O1的第二输入端连接且其连接端为脉冲型D触发器的输出端，第四FinFET管M4的源极和第五FinFET管M5的漏极连接，第五FinFET管M5的前栅、第五FinFET管M5的背栅和二输入或非门O1的输出端连接，第五FinFET管M5的源极和第七FinFET管M7的源极均接地，第六FinFET管M6的背栅和第三反相器F3的输出端连接，第六FinFET管M6的源极和第七FinFET管M7的漏极连接，第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为脉冲型D触发器的反相输出端。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第五FinFET管M5和第七FinFET管M7为低阈值FinFET管且其阈值为0.1V,第四FinFET管M4和第六FinFET管M6为高阈值FinFET管且其阈值为0.6V。

本实施例中，如图3(a)和图3(b)所示，第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4和第五反相器F5的电路结构相同；第一反相器F1包括第八FinFET管M8和第九FinFET管M9，第八FinFET管M8为P型FinFET管，第九FinFET管M9为N型FinFET管，第八FinFET管M8的鳍的个数为2，第九FinFET管M9的鳍的个数为1；第八FinFET管M8和第九FinFET管M9为低阈值FinFET管且其阈值为0.1V；第八FinFET管M8的源极接入电源，第八FinFET管M8的前栅、第八FinFET管M8的背栅、第九FinFET管M9的前栅和第九FinFET管M9的背栅连接且其连接端为第一反相器F1的输入端，第八FinFET管M8的漏极和第九FinFET管M9的漏极连接且其连接端为第一反相器F1的输出端，第九FinFET管M9的源极接地。

本实施例中，如图4(a)和图4(b)所示，第六反相器F6包括第十FinFET管M10和第十一FinFET管M11，第十FinFET管M10为P型FinFET管，第十一FinFET管M11为N型FinFET管，第十FinFET管M10和第十一FinFET管M11为低阈值管且其阈值为0.1V，第十FinFET管M10和第十一FinFET管M11的鳍的个数为1；第十FinFET管M10的源极接入电源，第十FinFET管M10的前栅、第十FinFET管M10的背栅、第十一FinFET管M11的前栅和第十一FinFET管M11的背栅连接且其连接端为第六反相器F6的输入端，第十FinFET管M10的漏极和第十一FinFET管M11的漏极连接且其连接端为第六反相器F6的输出端，第十一FinFET管M11的源极接地。

本实施例中，如图5(a)和图5(b)所示，二输入或非门O1包括第十二FinFET管M12和第十三FinFET管M13，第十二FinFET管M12为P型FinFET管，第十三FinFET管M13为N型FinFET管，第十二FinFET管M12和第十三FinFET管M13的鳍的个数为1；第十二FinFET管M12为高阈值FinFET管且其阈值为0.6V，第十三FinFET管M13为低阈值FinFET管且其阈值为0.1V；第十二FinFET管M12的源极接入电源，第十二FinFET管M12的前栅和第十三FinFET管M13的前栅连接且其连接端为二输入或非门O1的第一输入端，第十二FinFET管M12的背栅和第十三FinFET管M13的背栅连接且其连接端为二输入或非门O1的第二输入端，第十二FinFET管M12的漏极和第十三FinFET管M13的漏极连接且其连接端为二输入或非门O1的输出端，第十三FinFET管M13的源极接地。

为了论证本发明所提出的基于FinFET器件的脉冲型D触发器的优越性，将本发明所提出的基于FinFET器件的脉冲型D触发器在BSIMIMG这种标准工艺下相对于现有的基于FinFET器件的脉冲型D触发器的各种性能，使用电路仿真工具HSPICE在电路的输入频率为100MHz、400MHz、0.8GHz、1GHz的条件下对两种电路结构进行了仿真比较分析，BSIMIMG工艺库对应的电源电压为1V。为标准电压(1v)下，本发明的一种基于FinFET器件的脉冲型D触发器基于BSIMIMG标准工艺的仿真波形图如图6所示。

表1为在BSIMIMG标准工艺，输入频率为100MHz下本发明的基于FinFET器件的脉冲型D触发器(简称本发明脉冲型D触发器)与现有的基于FinFET器件的脉冲型D触发器(简称同栅脉冲型D触发器)的性能比较。

表1

电路类型	晶体管数目	延时(ps)	总功耗(μW)	功耗延时积(fJ)
					本发明脉冲型D触发器	21	22	105.4	2.32
同栅脉冲型D触发器	20	25.8	96.77	2.5

从表1中可以得出：本发明的基于FinFET器件的脉冲型D触发器与现有的基于FinFET器件的脉冲型D触发器相比，虽然晶体管数量增加1个，但是延时降低了14.7％，平均总功耗升高了8.1％，功耗延时积降低了18％。

表2为在BSIMIMG标准工艺，输入频率为400MHz下本发明的基于FinFET器件的脉冲型D触发器(简称本发明脉冲型D触发器)与现有的基于FinFET器件的脉冲型D触发器(简称同栅脉冲型D触发器)的性能比较。

表2

电路类型	晶体管数目	延时(ps)	总功耗(μW)	功耗延时积(fJ)
					本发明脉冲型D触发器	21	22	142.51	3.14
同栅脉冲型D触发器	20	25.8	147.92	3.82

从表2中可以得出：本发明的基于FinFET器件的脉冲型D触发器与现有的基于FinFET器件的脉冲型D触发器相比，虽然晶体管数量增加1个，延时降低了14.7％，平均总功耗分别降低了3.7％，功耗延时积降低了17.8％。

表3为在BSIMIMG标准工艺，输入频率为0.8GHz下本发明的基于FinFET器件的脉冲型D触发器(简称本发明脉冲型D触发器)与现有的基于FinFET器件的脉冲型D触发器(简称同栅脉冲型D触发器)的性能比较。

表3

电路类型	晶体管数目	延时(ps)	总功耗(μW)	功耗延时积(fJ)
					本发明脉冲型D触发器	21	22	191.74	4.23
同栅脉冲型D触发器	20	25.8	215.7	5.57

从表3中可以得出：本发明的基于FinFET器件的脉冲型D触发器与现有的基于FinFET器件的脉冲型D触发器相比，虽然晶体管数量增加1个，延时降低了14.7％，平均总功耗分别降低了11％，功耗延时积降低了24％。

表4为在BSIMIMG标准工艺，输入频率为1GHz下本发明的基于FinFET器件的脉冲型D触发器(简称本发明脉冲型D触发器)与现有的基于FinFET器件的脉冲型D触发器(简称同栅脉冲型D触发器)的性能比较。

表4

电路类型	晶体管数目	延时(ps)	总功耗(μW)	功耗延时积(fJ)
					本发明脉冲型D触发器	21	22	216.38	4.76
同栅脉冲型D触发器	20	25.8	249.31	6.43

从表4中可以得出：本发明的基于FinFET器件的脉冲型D触发器与现有的基于FinFET器件的脉冲型D触发器相比，虽然晶体管数量增加1个，延时降低了14.7％，平均总功耗降低了13％，功耗延时积降低了26％。

由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于FinFET器件的脉冲型D触发器与现有的基于FinFET器件的脉冲型D触发器相比，虽然晶体管的数量增加了1个，但是其延时、功耗和功耗延时积均得到了显著优化。

Claims (5)

1.一种基于FinFET器件的脉冲型D触发器，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二输入或非门；所述的第一FinFET管、所述的第二FinFET管和所述的第三FinFET管为P型FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管为N型FinFET管，所述的第一FinFET管和所述的第二FinFET管的鳍的个数为1，所述的第三FinFET管的鳍的个数为3，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管的鳍的个数为4；所述的二输入或非门具有第一输入端、第二输入端和输出端；

所述的第一FinFET管的源极、所述的第二FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第四FinFET管的前栅、所述的第六FinFET管的前栅和所述的第一反相器的输入端连接且其连接端为所述的脉冲型D触发器的时钟信号端，所述的脉冲型D触发器的时钟信号端用于接入外部时钟信号，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端、所述的第四反相器的输入端和所述的二输入或非门的第一输入端连接，所述的第一FinFET管的漏极、所述的第四FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅和所述的第三FinFET管的背栅连接，所述的第二FinFET管的前栅、所述的第四FinFET管的背栅和所述的第三反相器的输入端连接且其连接端为所述的脉冲型D触发器的输入端，所述的第二FinFET管的背栅、所述的第四反相器的输出端、所述的第七FinFET管的前栅和所述的第七FinFET管的背栅连接，所述的第三FinFET管的漏极、所述的第六FinFET管的漏极、所述的第五反相器的输入端、所述的第六反相器的输出端和所述的二输入或非门的第二输入端连接且其连接端为所述的脉冲型D触发器的输出端，所述的第四FinFET管的源极和所述的第五FinFET管的漏极连接，所述的第五FinFET管的前栅、所述的第五FinFET管的背栅和所述的二输入或非门的输出端连接，所述的第五FinFET管的源极和所述的第七FinFET管的源极均接地，所述的第六FinFET管的背栅和所述的第三反相器的输出端连接，所述的第六FinFET管的源极和所述的第七FinFET管的漏极连接，所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的脉冲型D触发器的反相输出端。

2.根据权利要求1所述的一种基于FinFET器件的脉冲型D触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第五FinFET管和所述的第七FinFET管为低阈值FinFET管，所述的第四FinFET管和所述的第六FinFET管为高阈值FinFET管。

3.根据权利要求1所述的一种基于FinFET器件的脉冲型D触发器，其特征在于所述的第一反相器、所述的第二反相器、所述的第三反相器、所述的第四反相器和所述的第五反相器的电路结构相同；所述的第一反相器包括第八FinFET管和第九FinFET管，所述的第八FinFET管为P型FinFET管，所述的第九FinFET管为N型FinFET管，所述的第八FinFET管的鳍的个数为2，所述的第九FinFET管的鳍的个数为1；所述的第八FinFET管和所述的第九FinFET管为低阈值FinFET管；所述的第八FinFET管的源极接入电源，所述的第八FinFET管的前栅、所述的第八FinFET管的背栅、所述的第九FinFET管的前栅和所述的第九FinFET管的背栅连接且其连接端为所述的第一反相器的输入端，所述的第八FinFET管的漏极和所述的第九FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第九FinFET管的源极接地。

4.根据权利要求1所述的一种基于FinFET器件的脉冲型D触发器，其特征在于所述的第六反相器包括第十FinFET管和第十一FinFET管，所述的第十FinFET管为P型FinFET管，所述的第十一FinFET管为N型FinFET管，所述的第十FinFET管和所述的第十一FinFET管为低阈值管，所述的第十FinFET管和所述的第十一FinFET管的鳍的个数为1；所述的第十FinFET管的源极接入电源，所述的第十FinFET管的前栅、所述的第十FinFET管的背栅、所述的第十一FinFET管的前栅和所述的第十一FinFET管的背栅连接且其连接端为所述的第六反相器的输入端，所述的第十FinFET管的漏极和所述的第十一FinFET管的漏极连接且其连接端为所述的第六反相器的输出端，所述的第十一FinFET管的源极接地。

5.根据权利要求1所述的一种基于FinFET器件的脉冲型D触发器，其特征在于所述的二输入或非门包括第十二FinFET管和第十三FinFET管，所述的第十二FinFET管为P型FinFET管，所述的第十三FinFET管为N型FinFET管，所述的第十二FinFET管和所述的第十三FinFET管的鳍的个数为1；所述的第十二FinFET管为高阈值FinFET管，所述的第十三FinFET管为低阈值FinFET管；所述的第十二FinFET管的源极接入电源，所述的第十二FinFET管的前栅和所述的第十三FinFET管的前栅连接且其连接端为所述的二输入或非门的第一输入端，所述的第十二FinFET管的背栅和所述的第十三FinFET管的背栅连接且其连接端为所述的二输入或非门的第二输入端，所述的第十二FinFET管的漏极和所述的第十三FinFET管的漏极连接且其连接端为所述的二输入或非门的输出端，所述的第十三FinFET管的源极接地。