CN1664903A - 混合锁存触发器 - Google Patents

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Abstract

本发明公开一种用于液晶显示器驱动电路的混合锁存触发器，其包括一正脉冲产生器、一触发单元和一缓存单元，该触发单元包括一采样单元和一保持单元，由于采用了正脉冲产生器，该采样单元中采用的晶体管数量可以缩减到六个或七个，使本发明的混合锁存触发器具有结构简单、功耗低的特点，并且可通过使用双沿触发方式，可使该混合锁存触发器的数据传输容量增大一倍而不需改变时钟的频率。

Description

混合锁存触发器
【技术领域】
本发明是关于一种触发器，特别是关于一种混合锁存触发器。
【背景技术】
目前薄膜晶体管液晶显示器(TFT-LCD)已逐渐成为各种数字产品的标准输出设备，但是需要设计适当的驱动电路来保证它稳定工作。
通常，液晶显示器驱动电路可以被分为两部分，即源极驱动电路与栅极驱动电路。源极驱动电路用于控制TFT-LCD每一像素单元的灰阶，栅极驱动电路则用于控制每一像素单元的扫描。两种驱动电路都应用移位寄存器作为核心电路，而锁存器与触发器是用作移位寄存器的通常选择。触发器有许多种类型，例如SR触发器、JK触发器、D触发器和T触发器。其中，D触发器最常用于移位寄存器中。因此，D触发器也常作为核心电路用于TFT-LCD驱动电路中。
但是现有技术的D触发器具有许多缺点，如长穿透周期和时钟讯号偏移，为此，业界发明一种混合锁存触发器(Hybrid LatchFlip-Flop，HLFF)以解决这些问题。
《ISSCC技术论文摘要》1996年刊第138-139页揭示如图1所示的一种混合锁存触发器，该现有技术的混合锁存触发器100包括一反转单元110、一触发单元130和一缓存单元150、一时钟输入节点101、一数据输入端103和一数据输出端105。该触发单元130包括一数据采样单元140和一保持单元149。
该反转单元110包括一第一反相器111、一第二反相器112和一第三反相器113。其中，该第一反相器111的输入端与时钟信号节点101相连接，该第一反相器111的输出端连接该第二反相器112的输入端，该第二反相器112的输出端连接该第三反相器113的输入端，该第三反相器113的输出端连接该触发单元130。
该数据采样单元140包括4个正沟道金属氧化半导体PMOS(Positive-Channel Metal Oxide Semiconductor)型晶体管(即一第一PMOS型晶体管131、一第二PMOS型晶体管132、一第三PMOS型晶体管133和一第四PMOS型晶体管134)和6个负沟道金属氧化半导体NMOS(Negative-Channel Metal Oxide Semiconductor)型晶体管(即一第一NMOS型晶体管141、一第二NMOS型晶体管142、一第三NMOS型晶体管143、一第四NMOS型晶体管144、一第五NMOS型晶体管145和一第六NMOS型晶体管146)，其中，该第一、二、三、四PMOS型晶体管131、132、133、134的源极都连接一电源节点104(即源极电压VDD节点)。该第一PMOS型晶体管131的栅极，第一NMOS型晶体管141栅极和第四NMOS型晶体管144的栅极都连接时钟信号输入端101，第二PMOS型晶体管132的栅极和第二NMOS型晶体管142的栅极都连接该数据输入端103。第三反相器113的数据输出端连接第三NMOS型晶体管143的栅极、第六NMOS型晶体管146的栅极和第三PMOS型晶体管133的栅极。第一PMOS型晶体管131的漏极分别连接第一NMOS型晶体管141的漏极、第二PMOS型晶体管132的漏极、第三PMOS型晶体管133的漏极、第四PMOS型晶体管134的栅极、第五NMOS型晶体管145的栅极。第一NMOS型晶体管141的源极连接第二NMOS型晶体管142的漏极。第二NMOS型晶体管的源极连接第三NMOS型晶体管的漏极。第四PMOS型晶体管134的漏极连接第四NMOS型晶体管144的漏极。第四NMOS型晶体管144的源极连极到第五NMOS型晶体管145的漏极。第五NMOS型晶体管的源极连接第六NMOS型晶体管146的漏极。第三NMOS型晶体管143和第六NMOS型晶体管146的源极都接地(零伏特)。
该保持单元149包括一第四反相器147和一第五反相器148。其中，第四反相器147的输入端和第五反相器148的输出端连接第四PMOS型晶体管134的漏极，同时第四反相器147的输出端和第五反相器148的输入端连接缓存单元150。
该缓存单元150包括一第六反相器151。其中，第六反相器151输入端连接第四反相器147的输出端，第六反相器151输出端连接数据输出端105。
工作时，提供一时钟信号给时钟信号输入端101，当钟信号是低电压时，第一NMOS型晶体管141和第四NMOS型晶体管144关闭，第一PMOS型晶体管131开启。反转单元110中三个反相器转换时钟信号的低电压成为高电压，该高电压使第三NMOS型晶体管143和第六NMOS型晶体管146开启，且第三PMOS型晶体管133关闭。则如图1所示的节点V1的电压被充电成高电压VDD，该电压关闭第四PMOS型晶体管134，保持数据输出端105的电压值不变。
时钟信号上升沿到来时，第一NMOS型晶体管141和第四NMOS型晶体管144开启，第三NMOS型晶体管143和第六NMOS型晶体管146延迟开启状态一段时间，该一段时间由反转单元110的延迟时间决定。假设数据输入端103此时是低电压，则第二PMOS型晶体管132开启，节点V1被充电成高电压VDD，第五NMOS型晶体管145开启，且第四PMOS型晶体管134关闭，第四PMOS型晶体管134源极通过第四、第五和第六NMOS型晶体管144、145和146接地放电为零伏特。另一种情况，假设数据输入端103此时是高电压，第二NMOS型晶体管142开启，第二PMOS型晶体管132关闭，V1节点通过第四、第五和第六NMOS型晶体管144、145和146接地放电为零伏特，因V1是低电压则第五NMOS型晶体管145关闭，第PMOS型晶体管134开启，第四PMOS型晶体管134的漏极输出高电压到保持单元149，上述的时间段内，该触发单元130视为开启，数据输入端103的数据可以被采样且锁存。一旦图1中所示节点CKDB转为低电压是低电压后，V1与数据输入端的连接减弱，该触发单元130视为关闭态。时钟下降沿后第一PMOS型晶体管131始终开启且保持节点V1的电压是高电压VDD，数据输入端103的数据不能被采样。
图2所示是图1中混合锁存触发器的工作时序图，其中V(D)、V(CLOCK)和V(Q)分别代表图1中数据输入端103、时钟信号输入端101和数据输出端105处的电压波型图。如图1和图2所示，数据输出端105于Tn时间前是低电压，时钟上升沿时间Tn时处，数据输入端103是高电压，数据输入端103的高电压被采样且输出，数据输出端105从低电压转变为高电压。Tn+1时间前，数据输入端103是低电压，数据输出端105是高电压，Tn+1时，数据输入端的低电压被采样且输出，数据输出端105从高电压转变为低电压。Tn+2前数据输入端103是低电压，数据输出端105同是低电压，Tn+2时，数据输入端103的低电压被采样，数据输出端105保持为低电压。Tn+3前数据输入端103是高电压，数据输出端105是低电压，Tn+3时，数据输入端103的高电压被采样，数据输出端105从低电压转变为高电压，Tn+4前数据输入端103是高电压，数据输出端105同是高电压，Tn+4时，数据输入端103的高电压被采样，数据输出端105保持为高电压。Tn+5前数据输入端103是低电压，数据输出端105是高电压，Tn+5时，数据输入端103的低电压被采样，数据输出端105从高电压转变为低电压。
但是，该混合锁存触发器用于液晶驱动电路时，每一行电极及列电极都需分别使用一混合锁存触发器100，而现有技术混合锁存触发器100所含晶体管数量较多，导致液晶驱动控制电路的耗电量过高，为了适应TFT-LCD低功耗驱动控制电路的需要，用于TFT-LCD的混合锁存触发器需要较小功耗。即需要一电路同混合锁存触发器100具有同样功能但功耗较小。
【发明内容】
为解决现有技术中混合锁存触发器功耗高的问题。本发明的目的在于提供一种具有更低功耗的混合锁存触发器。
本发明解决技术问题的技术方案是提供一种混合锁存触发器，包括一时钟信号输入端、一正脉冲产生器、一触发单元、一缓存单元、一数据输入端和一数据输出端，该触发单元包括一采样单元和一保持单元。该时钟信号输入端和该正脉冲产生器连接，该正脉冲产生器和该采样单元相连接，该采样单元和该保持单元连接，该保持单元和该缓存单元相连接，该数据输入端和该采样单元相连接，该数据输出端和缓存器连接。
该正脉冲产生器可以是上升沿触发型、下降沿触发型或双沿触发型，该采样单元包括七个晶体管或六个晶体管。
相较于现有技术，由于本发明的混合锁存触发器采用了正脉冲产生器，该混合锁存触发器中的采样单元可以仅采用六个或七个晶体管，比现有技术混合锁存触发器的采样单元的晶体管数量少，虽然该正脉冲产生器包括比现有技术的混合锁存触发器的反转单元有更多的晶体管，但是采用了脉冲触发方式后可以分离脉冲产生器和触发单元，使该正脉冲产生器在液晶驱动电路中成为公共电路，该正脉冲产生器包括更多晶体管不会增加功耗。因此本发明的混合锁存触发器实现了比现有技术更低功耗的目的。
另外，如果采用双沿触发，不改变时钟频率就可以提高本发明混合锁存触发器的数据传输容量到现有技术混合锁存触发器数据传输容量的两倍。
【附图说明】
图1是现有技术混合锁存触发器的电路图。
图2是现有技术混合锁存触发器的工作时序图。
图3是本发明混合锁存触发器的分块示意图。
图4是图3中混合锁存触发器的正脉冲产生器的第一实施方式电路图。
图5是图3中混合锁存触发器的正脉冲产生器的第二实施方式电路图。
图6是图3中混合锁存触发器的正脉冲产生器的第三实施方式电路图。
图7是本发明混合锁存触发器的触发单元的第一实施方式电路图。
图8是本发明混合锁存触发器的触发单元的第二实施方式电路图。
图9是本发明混合锁存触发器的触发单元的第三实施方式电路图。
图10是本发明混合锁存触发器的触发单元的第四实施方式电路图。
图11是图3本发明混合锁存触发器的工作时序图。
图12是本发明混合锁存触发器用于液晶显示器驱动的电路图。
【具体实施方式】
请参阅图3，是本发明的混合锁存触发器300的结构框图，该混合锁存触发器300包括一时钟信号输入端301、一正脉冲产生器310、一触发单元330、一缓存单元350、一数据输入端303和一数据输出端305，该触发单元330元包括一采样单元340和一保持单元349。
该时钟信号输入端301和该正脉冲产生器310连接，该正脉冲产生器310通过节点302连接到该采样单元340，该采样单元340通过节点304连接到该保持单元349，该保持单元通过节点306连接到缓存单元350，该数据输入端303和该采样单元340相连接，该数据输出端305和缓存单元350连接。
该正脉冲产生器310可从时钟信号输入端301接收时钟信号，然后将接收到的时钟信号转变为正脉冲信号。该正脉冲信号由节点302提供给触发单元330。触发单元330中，采样单元340由数据输入端303接收数据信号，且从正脉冲产生器310接收正脉冲信号，采样单元340于每一正脉冲峰值时刻采样数据输入端303的数据信号，即每一正脉冲峰值时刻，如数据信号是高电压，该采样单元输出一高电压，相反，如果数据信号是低电压，则该采样单元输出一低电压。采样后的数据通过节点304输入到保持单元349。下一次数据采样前，该保持单元349保持从采样单元340输入的采样结果，并且从节点306输出该采样结果到缓存单元350。缓存单元350延迟和放大该采样结果，提供一更高驱动能力到后续电路。很明显，该混合锁存触发器300可以实现一般触发器的基本功能，即根据时钟讯号采样数据讯号且输出数据讯号。本发明中该混合锁存触发器的正脉冲产生单元可包括三种实施方式，触发单元可包括四种实施方式。
请参阅图4，是图3中混合锁存触发器的正脉冲产生器的第一实施方式电路图该正脉冲产生器410包括一第一反相器411、一第二反相器412、一第三反相器413、一第四反相器414和与非门415。第一反相器411的输入端连接时钟信号输入端401，其输出端连接第二反相器412的输入端。第二反相器的输出端连接第三反相器413的输入端，第三反相器413的输出端连接与非门415的一输入端，与非门415的另一输入端连接时钟信号输入端401，与非门415的输出端连接第四反相器414的输入端，第四反相器414的输出端连接节点402。第一反相器411和第二反相器412延迟来自时钟信号输入端的时钟信号，第三反相器413延迟且反转来自时钟信号输入端401的时钟信号。即节点401的时钟信号被第一反相器411、第二反相器412和第三反相器413延迟且反转后输入到与非门415的一输入端，节点401的时钟信号同时输入到与非门415的另一输入端。即时钟信号的上升沿或下降沿被直接输入与非门415的一输入端，该上升沿或下降沿被延迟且反转为下降沿或上升沿后输入到与非门415的另一输入端，每次接收到时钟上升沿后，延迟的下降沿前，与非门415输出一负电压，连续起来则形成负脉冲。该负脉冲经过第四反相器414后被反转成正脉冲，且输出到节点402。但是每次接收到时钟下降沿后，延迟的上升沿前，并无脉冲产生。
请参阅图5，是图3中混合锁存触发器的正脉冲产生器的第二实施方式电路图。该正脉冲产生器510包括一第一反相器511、一第二反相器512、一第三反相器513、一第四反相器514和或门516。第一反相器511的输入端连接时钟信号输入端501，其输出端连接第二反相器512的输入端。第二反相器512的输出端连接第三反相器513的输入端，第三反相器513的输出端连接或门516的一输入端，或门516的另一输入端连接时钟信号输入端501，或门516的输出端连接第四反相器514的输入端，第四反相器514的输出端连接节点502。第一反相器511和第二反相器512延迟来自时钟信号输入端的时钟信号，第三反相器513延迟且反转来自时钟信号输入端501的时钟信号。即节点501的时钟信号被第一反相器511、第二反相器512和第三反相器513延迟且反转后输入到或门516的一输入端，节点501的时钟信号同时输入到或门516的另一输入端。即时钟信号的上升沿或下降沿被直接输入或门516的一输入端，该上升沿或下降沿被延迟且反转为下降沿或上升沿后输入到或门516的另一输入端，每次接收到时钟下降沿后，延迟的上升沿前，或门516输出一负电压，连续起来则形成负脉冲。该负脉冲经过第四反相器514后被反转成正脉冲，且输出到节点502。但是每次接收到时钟上升沿后，延迟的下降沿前，并无脉冲产生。
请参阅图6，是图3中混合锁存触发器的正脉冲产生器的第三实施方式电路图。值得注意的是：该实施方式采用双沿触发型正脉冲产生器后，不需改变时钟的频率就可倍增数据传输的容量。该正脉冲产生器610包括一第一反相器611、一第二反相器612、一第三反相器613、一第四反相器614和异或门617。第一反相器611的输入端连接时钟信号输入端601，其输出端连接第二反相器612的输入端。第二反相器612的输出端连接第三反相器613的输入端，第三反相器613的输出端连接异或门617的一输入端，异或门617的另一输入端连接时钟信号输入端601，异或门617的输出端连接第四反相器614的输入端，第四反相器614的输出端连接节点602。第一反相器611和第二反相器612延迟来自时钟信号输入端的时钟信号，第三反相器613延迟且反转来自时钟信号输入端601的时钟信号。即节点601的时钟信号被第一反相器611、第二反相器612和第三反相器613延迟且反转后输入到异或门617的一输入端，节点601的时钟信号同时输入到异或门617的另一输入端。时钟信号的上升沿或下降沿被直接输入异或门617的一输入端，该上升沿或下降沿被延迟且反转成下降沿或上升沿后输入到异或门617的另一输入端，每次接收到时钟下降沿后，延迟的上升沿前，和每次接收到时钟上升沿后，延迟的下降沿前，异或门617都输出一负电压，连续起来则形成负脉冲。该负脉冲经过第四反相器614后被反转成正脉冲，并且输出到节点602。
请参阅图7，是图3混合锁存触发器中触发单元的第一实施方式电路图和缓存单元的电路图。如图7中所示触发单元730包括一采样单元740和一保持单元749。该采样单元740包括三个PMOS型晶体管(即第一PMOS型晶体管731、第二PMOS型晶体管732和第三PMOS型晶体管733)和四个NMOS型晶体管(即第一NMOS型晶体管741、第二NMOS型晶体管742、第三NMOS型晶体管743和第四NMOS型晶体管744)。该保持单元749包括第五反相器747和第六反相器748。
该第一PMOS型晶体管731的源极、第二PMOS型晶体管732的源极和第三PMOS型晶体管733的源极都连接到电源VDD。第一PMOS型晶体管731的栅极、第二NMOS型晶体管742的栅极和第四NMOS型晶体管744的栅极都连接节点702。第一NMOS型晶体管741的栅极和第二PMOS型晶体管732的栅极都连接数据输入端703。第一PMOS型晶体管731的漏极、第二PMOS型晶体管732的漏极、第三PMOS型晶体管733的栅极、第三NMOS型晶体管743的栅极和第一NMOS型晶体管741的漏极都连接节点V7。第一NMOS型晶体管741的源极连接第二NMOS型晶体管742的漏极。第三NMOS型晶体管743的源极连接第四NMOS型晶体管744的漏极。第二NMOS型晶体管742的源极和第四NMOS型晶体管744的源极都接地(零伏特)。第三PMOS型晶体管733的漏极和第三NMOS型晶体管743的漏极都通过节点704连接保持单元749。第一PMOS型晶体管731、第二PMOS型晶体管732、第一NMOS型晶体管741和第二NMOS型晶体管742构成一与非门(未标示)。节点702和数据输入端703是该与非门(未标示)的两个，节点V7是该与非门(未标示)的输出端。假设节点702是低电压，数据输入端703无论是低电压或高电压，节点V7都是高电压，第三PMOS型晶体管733关闭，且第三NMOS型晶体管743开启。因假设节点702是低电压，第四NMOS型晶体管744关闭，结果保持单元749的数据不变。另外，假设节点702是高电压，数据输入端703是低电压时，V7节点是高电压。节点702是高电压，而数据输入端703是高电压时V7节点是低电压。如果V7节点是高电压，第三PMOS型晶体管733关闭，第三NMOS型晶体管743开启，因假设节点702是高电压，第四NMOS型晶体管744开启，保持单元749通过节点704、第三NMOS型晶体管743和第四NMOS型晶体管744对地放电，这就等同于输出一低电压到保持单元749。另一方面，如果V7节点是低电压，第三PMOS型晶体管733开启，第三NMOS型晶体管743关闭，这样就输出一高电压到保持单元749。结果由时钟上升沿触发，数据输入端的数据被采样。被采样的数据从采样单元740经节点704输入到保持单元749。下一数据被采样前，保持单元749反转并保持该采样数据，然后该采样数据经节点706输入到缓存单元750。
该缓存单元750包括一第七反相器751，该反相器751反转经触发单元730和节点706输入的反转采样数据。于是，该采样数据就恢复为最原始采样时的数据，然后将原始的采样数据输入端705。即该缓存单元750是为输出信号提供一缓存，且为后续电路提供更高的驱动能力。
请参阅图8，是图3混合锁存触发器中触发单元的第二实施方式电路图和缓存单元的电路图。如图8中所示触发单元830包括一采样单元840，一保持单元849。该采样单元840包括三个PMOS型晶体管(即第一PMOS型晶体管831、第二PMOS型晶体管832和第三PMOS型晶体管833)和四个NMOS型晶体管(即第一NMOS型晶体管841、第二NMOS型晶体管842、第三NMOS型晶体管843和第四NMOS型晶体管844)。该保持单元849包括第五反相器847和第六反相器848。
该第一PMOS型晶体管831的源极、第二PMOS型晶体管832的源极和PMOS型晶体管833的源极都连接到电源VDD。第一PMOS型晶体管831的栅极和第二NMOS型晶体管842的栅极都连接数据输入端803。第一NMOS型晶体管848的栅极、第二PMOS型晶体管832的栅极和第三NMOS型晶体管843的栅极都连接节点802。第一PMOS型晶体管831的漏极、第二PMOS型晶体管832的漏极、第三PMOS型晶体管833的栅极、第四NMOS型晶体管844的栅极和第一NMOS型晶体管841的漏极都连接节点V8。第一NMOS型晶体管841的源极连接第二NMOS型晶体管842的漏极。第三NMOS型晶体管843的源极连接第四NMOS型晶体管844的漏极。第二NMOS型晶体管的源极和第四NMOS型晶体管844的源极都接地(零伏特)。第三PMOS型晶体管833的漏极和第三NMOS型晶体管843的漏极都通过节点804连接保持单元849。第一PMOS型晶体管831、第二PMOS型晶体管832、第一NMOS型晶体管841和第二NMOS型晶体管842构成一与非门(未标示)节点802和数据输入端803是该与非门(未标示)的两个，节点V8是该与非门(未标示)的输出端。假设节点802是低电压，数据输入端803无论是低电压或高电压，节点V8都是高电压，第三PMOS型晶体管833关闭，且第四NMOS型晶体管844开启。因假设节点802是低电压，第三NMOS型晶体管843关闭，结果保持单元849的数据保持不变。另，假设节点802是高电压，数据输入端803是低电压时，V8节点是高电压，节点802是高电压，而数据输入端803是高电压时V8节点是低电压。如果V8节点是高电压，第三PMOS型晶体管833关闭，第四NMOS型晶体管844开启，因节点802是高电压，第三NMOS型晶体管843开启，保持单元849通过节点804、第三NMOS型晶体管843和第四NMOS型晶体管844对地放电为零伏特，这就等同于输出一低电压到保持单元849。另一方面，如果V8节点是低电压，第三PMOS型晶体管833开启，第四NMOS型晶体管844关闭，这样就输出一高电压到保持单元849。即由时钟上升沿触发，数据输入端803的数据被采样，被采样的数据由采样单元840经节点804输入到保持单元849。下一数据被采样前，保持单元849反转并保持该采样数据，然后该采样数据经节点806输入到缓存单元850。
该缓存单元850包括一第七反相器851，该反相器851反转从触发单元830经节点806输入的反转采样数据。于是，该采样数据就恢复为最原始采样时的数据，然后将原始的采样数据输入到节点805。即该缓存单元850是为输出信号提供一缓存，且为后续电路提供更高的驱动能力。
以上描述中采样单元840包括七个MOS型晶体管是非常明显的。因为本发明脉冲触发型混合锁存触发器使用正脉冲信号驱动采样过程，节点802的电压多数时间是低电压，V8节点多数是高电压。因此对于大多数情况，仅采用第一PMOS型晶体管838就足够了，且优于同时采用第一PMOS型晶体管838和第二PMOS型晶体管832，还可减少本发明混合锁存触发器中触发单元所需晶体管数量。
请参考图9，是图3混合锁存触发器中触发单元的第三实施方式电路图和缓存单元的电路图。图9中所示该触发单元930包括一采样单元940，一保持单元949。该采样单元940包括二PMOS型晶体管(即第一PMOS型晶体管931和第二PMOS型晶体管932)和四个NMOS型晶体管(即第一NMOS型晶体管941、第二NMOS型晶体管942、第三NMOS型晶体管943和第四NMOS型晶体管944)。该保持单元949包括第五反相器947和第六反相器948。
该第一PMOS型晶体管931和第二PMOS型晶体管932的源极连接到电源VDD。第一PMOS型晶体管931的栅极、第一NMOS型晶体管941的栅极和第三NMOS型晶体管943的栅极都连接节点902。第二NMOS型晶体管942的栅极连接数据输入端903。第一PMOS型晶体管931的漏极、第二PMOS型晶体管932的栅极、第四NMOS型晶体管944的栅极和第一NMOS型晶体管941的漏极都连接节点V9。第一NMOS型晶体管941的源极连接第二NMOS型晶体管942的漏极。第三NMOS型晶体管943的源极连接第四NMOS型晶体管944的漏极。第二NMOS型晶体管的源极和第四NMOS型晶体管944的源极都接地(零伏特)。第二PMOS型晶体管932的漏极和第三NMOS型晶体管943的漏极都通过节点904连接保持单元949。当节点902是低电压时，第一PMOS型晶体管931开启，第一NMOS型晶体管941关闭，第三NMOS型晶体管943关闭，V9被持续充电是高电压。因V9是高电压，第二PMOS型晶体管932关闭，第四NOMS型晶体管944开启。结果保持单元949的数据保持不变。当节点902变是高电压时，第一PMOS型晶体管931关闭，第一NMOS型晶体管941开启，第三NMOS型晶体管943开启，假设此时数据输入端是低电压，第二NMOS型晶体管关闭，考虑到节点V9还保持高电压，第四NOMS晶体管保持开启一段时间，结果保持单元949的数据通过节点904、第三NMOS型晶体管943和第四NOMS型晶体管944对地放电为零伏。这等效为输出一低电压到电压保持单元949。假设数据输入端903是高电压，第二NOMS型晶体管942开启，节点V9通过第一NOMS型晶体管941和第二NOMS型晶体管942对地放电为零伏，因此第四NOMS型晶体管944关闭，第二PMOS型晶体管932开启，节点904通过第二PMOS型晶体管932充电成为高电压并输出到保持单元949。即由时钟上升沿触发，数据输入端903的数据被采样，被采样的数据由采样单元940经节点904输入到保持单元949。下一数据被采样前，保持单元949反转并保持该采样数据，然后该采样数据经节点906输入到缓存单元950。
该缓存单元950包括一第七反相器951，该反相器951反转经触发单元930和节点906输入的反转采样数据。于是，该采样数据就恢复为最原始采样时的数据，然后将原始的采样数据输入端905。即该缓存单元950是为输出信号提供一缓存，且为后续电路提供更高的驱动能力。
请参考图10，是图3混合锁存触发器中触发单元的第四实施方式电路图和缓存单元的电路图。如图10中所示该触发单元1030包括一采样单元1040，一保持单元1049。该采样单元1040包括二PMOS型晶体管(即第一PMOS型晶体管1031和第二PMOS型晶体管1032)和四个NMOS型晶体管(即第一NMOS型晶体管1041、第二NMOS型晶体管1042、第三NMOS型晶体管1043和第四NMOS型晶体管1044)。该保持单元1049包括第五反相器1047和第六反相器1048。
该第一PMOS型晶体管1031和第二PMOS型晶体管1032的源极连接到电源VDD。第一PMOS型晶体管1031的栅极和第二NMOS型晶体管1042的栅极都连接数据输入端1003。第一NMOS型晶体管1041的栅极和第四NMOS型晶体管1044的栅极连接节点1002。第一PMOS型晶体管1031的漏极、第二PMOS型晶体管1032的栅极、第三NMOS型晶体管1043的栅极和第一NMOS型晶体管1041的漏极都连接节点V10。第一NMOS型晶体管1041的源极连接第二NMOS型晶体管1042的漏极。第三NMOS型晶体管1043的源极连接第四NMOS型晶体管1044的漏极。第二NMOS型晶体管的源极和第四NMOS型晶体管1044的源极都接地(零伏特)。第二PMOS型晶体管1032的漏极和第三NMOS型晶体管1043的漏极都通过节点1004连接保持单元1049。假设节点1002是低电压，第一NMOS型晶体管1041关闭，第四NMOS型晶体管1044关闭，如果数据输入端1003是低电压，第一PMOS型晶体管1031开启，第二NMOS型晶体管1042关闭节，点V10被持续充电到高电压。因为V10是高电压，第二PMOS型晶体管1032关闭，第三NOMS型晶体管1043开启。结果保持单元1049的数据不变。如果数据输入端1003是高电压，第一PMOS型晶体管关闭，第二NMOS型晶体管1042开启。由于第一NMOS型晶体管1041关闭，节点V10仍保持高电压。V10是高电压则第二PMOS型晶体管1032关闭，结果保持单元1049的数据不变。即不论数据输入端的电压为高或低电压，保持单元1049的数据不变。假设当节点1002由低电压变成高电压时，第一NMOS型晶体管1041开启，第四NMOS型晶体管1044开启。如果数据输入端1003是低电压，第一PMOS型晶体管1031开启，第二NMOS型晶体管1042关闭节，点V10被持续充电到高电压。因为V10是高电压，第二PMOS型晶体管1032关闭，第三NOMS型晶体管1043开启。因此时第四NMOS型晶体管1044也为开启，结果保持单元1049的数据通过节点1004、第三NMOS型晶体管1043和第四NOMS型晶体管1044对地放电为零伏。这等效为输出一低电压到电压保持单元1049。如果数据输入端1003是高电压，第一PMOS型晶体管关闭，第二NMOS型晶体管1042开启。由于第一NMOS型晶体管1041为开启，节点V10通过第一NOMS型晶体管1041和第二NOMS型晶体管1042对地放电为零伏，因此第四NOMS型晶体管1044关闭，第二PMOS型晶体管1032开启，输出高电压到保持单元1049。即由时钟上升沿触发，数据输入端1003的数据被采样，被采样的数据由采样单元1040经节点1004输入到保持单元1049。下一数据被采样前，保持单元1049反转并保持该采样数据，然后该采样数据经节点1006输入到缓存单元1050。
该缓存单元1050包括一第七反相器1051，该反相器1051反转从触发单元1030经节点1006输入的反转采样数据。于是，该采样数据就恢复为最原始采样时的数据，然后将原始的采样数据输入端1005。即该缓存单元1050是为输出信号提供一缓存，且为后续电路提供更高的驱动能力。
以上描述本发明的实施方式中采样单元940和1040仅包括六个MOS型晶体管。相比较，图1所示的现有技术混合锁存触发器的采样单元140包括十个MOS型晶体管，虽然本发明混合锁存触发器中正脉冲产生器310需要的晶体管数量多于图1所示的现有技术混合锁存触发器中反转单元110所需的晶体管数量。但是采用了脉冲触发方式后可以分离脉冲产生器和触发单元，使该正脉冲产生器在液晶驱动电路中成为公共电路，参考图12可知该正脉冲产生单元在液晶驱动电路中是公共电路，该正脉冲产生器包括更多晶体管不会增加功耗。因此本发明的混合锁存触发器实现了比现有技术更低功耗的目的。另外，如果采用双沿触发，不改变时钟频率就可以提高本发明混合锁存触发器的数据传输容量到现有技术混合锁存触发器数据传输容量的两倍。
现在请参考图11，是本发明混合锁存触发器300的工作时序图。如图11所示“V(D)”是数据输入端303的数据信号波型图；“V(CLOCK)”是时钟信号输入端301的时钟信号波型图；“V(CLK)”是节点302的脉冲信号波型图；“V(Q)”是数据输出端305的输出信号波型图。该图11中所示的“V(CLK)”波型图为图4所示脉冲发生器410所产生。时钟Tn前，V(CLK)和V(CLK)都是低电压，假设V(Q)是低电压，Tn时，V(CLK)出现一上升沿，因此产生一第一正脉冲V(CLK)，数据信号V(D)被采样。因Tn时V(D是高电压，V(Q)也转变为高电压。Tn+1时，V(CLK)出现另一上升沿，因此产生一第二正脉冲V(CLK)，数据信号V(D)被采样。因Tn+1时V(D)是低电压，V(Q)也转变为低电压。同样，因Tn+2时V(D)是低电压，V(Q)仍保持为低电压，因Tn+3时V(D)是高电压，V(Q)也转变为高电压，因Tn+4时V(D)是高电压，V(Q)仍保持为高电压，因Tn+5时V(D)是低电压，V(Q)也转变为低电压。很明显，该混合锁存触发器300可以实现一般触发器的基本功能。即根据时钟讯号采样数据讯号且输出数据讯号。

Claims (8)

1.一种混合锁存触发器，包括：
一时钟信号输入端；
一正脉冲产生器，该正脉冲产生器和该时钟信号输入端连接，该时钟信号输入端提供时钟信号给该正脉冲产生器；
一触发单元，该触发单元包括一采样单元和一保持单元，该保持单元和采样单元连接，同时该采样单元和该正脉冲产生器连接，该正脉冲产生器提供脉冲信号给该触发单元；
一缓存单元，该缓存单元和该保持单元连接；
一数据输入端，该数据输入端和该采样单元连接，该数据输入端提供数据信号给该触发单元；
一数据输出端，该数据输出端和缓存器连接，输出信号。
2.如权利要求1所述的混合锁存触发器，其特征在于：该正脉冲产生器是上升沿触发型。
3.如权利要求1所述的混合锁存触发器，其特征在于：该正脉冲产生器是下降沿触发型。
4.如权利要求1所述的混合锁存触发器，其特征在于：该正脉冲产生器是双沿发型。
5.如权利要求1所述的混合锁存触发器，其特征在于：该采样单元包括七个晶体管。
6.如权利要求5所述的混合锁存触发器，其特征在于：该采样单元包括三个PMOS型晶体管和四个NMOS型晶体管。
7.如权利要求1所述的混合锁存触发器，其特征在于：该采样单元包括六个晶体管。
8.如权利要求7所述的混合锁存触发器，其特征在于：该采样单元包括两个PMOS型晶体管和四个NMOS型晶体管。
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