CN101303838B - 用纵向移位寄存器产生非重叠输出信号以显示影像的系统 - Google Patents

Abstract

一种用纵向移位寄存器产生非重叠输出信号以显示影像的系统。该系统包含一动态移位寄存器，其包含有：一取样单元、一数值保有单元以及一第一逻辑电路。该取样单元耦接于一连续输入信号以及该动态移位寄存器的一第一输入端，用来依据该第一端所接收的该一第一输入信号来取样该连续输入信号以产生一取样值。该数值保有单元耦接于该取样单元，用来保有该取样值。该第一逻辑电路耦接于该动态移位寄存器的一第二输入端、该数值保有单元以及该动态移位寄存器的一输出端，用来依据该保有的取样值以及输入该第二输入端的一第二输入信号以产生输出到该输出端的一输出信号。

Description

用纵向移位寄存器产生非重叠输出信号以显示影像的系统

技术领域

本发明涉及显示影像的技术，尤其是涉及一种利用一纵向移位寄存器来产生非重叠输出信号以显示影像的系统。

背景技术

一般来说，液晶显示器(liquid crystal display，LCD)利用电场来控制液晶材料的发光特性以显示影像，而液晶显示器通常包含一液晶显示面板以及一驱动电路，该液晶显示面板具有以矩阵型样来排列的液晶单元(cell)，该驱动电路用来驱动该显示面板。

栅极线(gate line)以及数据线(data line)以互相垂直的方式排列在该液晶显示面板之内，液晶单元则安排在栅极线以及数据线的交叉点位置。液晶显示面板包含多个像素电极以及一共享电极，如此一来，可将电场用于各液晶单元，各像素电极经由一切换装置(例如一薄膜晶体管(TFT))的源极端或漏极端连接到一相对应的数据线，各薄膜晶体管的一栅极端则连接到相对应的栅极线。

驱动电路包含一栅驱动器以及一数据驱动器，该栅驱动器通过依序使用一扫描信号于该栅极线来依序驱动液晶显示面板的液晶单元，当该栅极线检测到该扫描信号时，该数据驱动器便将一视频信号应用于各自的数据线上，如此一来，通过应用一电场于液晶显示面板内的该液晶单元的像素电极以及该共享电极之间，图像便可被显示，电场便按照输入的视频信号来应用。

在利用装置以产生该扫描信号时，动态移位寄存器的使用率最为频繁，请参考图1，图1为已知移位寄存器电路100的示意图。移位寄存器电路100包含有六个动态移位寄存器110-160，各动态移位寄存器具有相同的内部电路，如图2所示，图2中的电路的功能为本领域技术人员所悉知，故在此不多加赘述。请同时参考图1以及图2，各动态移位寄存器具有三个输入端(IN、C1以及C2，)以及一输出端(OUT)，动态移位寄存器110在输入端IN接收一输入信号(例如一启动信号)STV，其它的动态移位寄存器120-160接收前一个动态移位寄存器的该输出信号作为它自己的输入信号，举例来说，动态移位寄存器120接收动态移位寄存器110的输出端OUT所输出的该输出信号来作为动态移位寄存器120的输入信号。各动态移位寄存器110-160的输入端C1以及C2接收时钟信号，两个相邻的动态移位寄存器各自在输入端C1以及C2择一接收时钟信号CK1以及CK2，举例来说，动态移位寄存器110在输入端C1接收时钟信号CK1以及在输入端C2接收时钟信号CK2，而动态移位寄存器120在输入端C1接收时钟信号CK2以及在输入端C2接收时钟信号CK1、输入信号STV、时钟信号CK1以及CK2以及输出信号G1-G6的波形如图3所示。

如图3所示，两相邻的动态移位寄存器的输出信号(例如G1以及G2)重叠(overlap)，在一些应用上，输出信号必须不能重叠，所以，如果上述的移位寄存器电路100以一纵向移位寄存器电路来实现，那便必须以一附加电路来通过该纵向移位寄存器电路依据移位寄存器电路100所产生的这些重叠输出信号来产生非重叠(non-overlapped)输出信号。请参考图4，图4为用来分开重叠输出信号的逻辑电路400的示意图。如图4所示，逻辑电路400包含有一与非(NAND)门410以及一反向器420，与非门410接收三个输入信号，三个输入信号为两个相邻动态移位寄存器的输出信号(G1以及G2)以及一信号ENB，很明显的逻辑电路400的输出信号X1等于“G1×G2×ENB”。请参考图5，图5为移位寄存器电路100的三个输出信号(例如G1、G2以及G3)、信号ENB以及两个非重叠信号X1以及X2的波形示意图。此处需要两个逻辑电路来分开输出信号G1、G2以及G3，该第一逻辑电路接收信号G1、G2以及ENB，在时序t2到时序t3的期间内，当三个信号G1、G2以及ENB均位于一高逻辑电平时，该第一逻辑电路产生一高逻辑电平的输出信号X1，同理，该第二逻辑电路接收信号G2、G3以及ENB，在时序t3到时序t4的期间内，当三个信号G2、G3以及ENB均位于一高逻辑电平时，该第二逻辑电路产生一高逻辑电平的输出信号X2，如此一来，便可产生非重叠的输出X1以及X2，所以，可以利用逻辑电路400来产生更多的非重叠输出信号。

然而，各逻辑电路需要一电压电平移位器来将信号ENB电压电平从3V转换成8.5V，当使用较多的逻辑电路时，便需要更多的电压电平移位器，但是，附加的电压电平移位器将导致更多的耗电量。

发明内容

依据本发明一实施例其披露一种用来显示影像的系统，其包含有一动态移位寄存器。该动态移位寄存器包含有一取样单元、一数值保有单元以及一第一逻辑电路。该取样单元耦接于一连续输入信号以及该动态移位寄存器的一第一输入端，用来依据该第一端所接收的该一第一输入信号来取样该连续输入信号以产生一取样值。该数值保有单元耦接于该取样单元，用来保有该取样值。该第一逻辑电路耦接于该动态移位寄存器的一第二输入端、该数值保有单元以及该动态移位寄存器的一输出端，用来依据该保有的取样值以及输入该第二输入端的一第二输入信号以产生输出到该输出端的输出信号。

依据本发明另一实施例其披露一种用来显示影像的系统，其包含有一动态移位寄存器。该动态移位寄存器包含有一取样单元、一数值保有单元以及一第一逻辑电路。该取样单元耦接于一连续输入信号以及该动态移位寄存器的一第一输入端，用来依据该第一端所接收的该一第一输入信号来取样该连续输入信号以产生一取样值，该取样单元包含至少一MOSFET晶体管，该MOSFET晶体管具有通过该第一输入信号来控制的一栅极。该数值保有单元耦接于该取样单元，用来保有该取样值，该数值保有单元包含一电容器，该电容器具有一第一端耦接于一电压电平以及一第二端耦接于该取样单元该第一逻辑电路耦接于该动态移位寄存器的一第二输入端、该数值保有单元以及该动态移位寄存器的一输出端，用来当通过该数值保有单元所保有的该取样值具有一特定逻辑值时，允许输入该第二输入端的一第二输入信号以调整输出到该输出端的输出信号。

依据本发明另一实施例其披露一种用来显示影像的系统，其包含有一纵向移位寄存器电路，用来产生非重叠信号。该纵向移位寄存器电路包含有多个动态移位寄存器，其以串行方式来连接。各动态移位寄存器包含有：一取样单元、一数值保有单元以及一第一逻辑电路。该取样单元耦接于一连续输入信号以及该动态移位寄存器的一第一输入端，用来依据该第一端所接收的该第一输入信号来取样该连续输入信号以产生一取样值。该数值保有单元，耦接于该取样单元，用来保有该取样值，其中该取样值在一第一输出端输出以作为一第一输出信号。该第一逻辑电路耦接于该动态移位寄存器的一第二输入端、该数值保有单元以及该动态移位寄存器的一输出端，用来依据该保有的取样值以及输入该第二输入端的一第二输入信号以产生一第二输出信号。其中除了一初始的动态移位寄存器外的各动态移位寄存器接收现有的动态移位寄存器的该第一输出信号以作为目前的连续输入信号，以及两个相邻动态移位寄存器接收两个时钟信号以作为该第一输入信号以及该第二输入信号。

总之，本发明所披露的动态移位寄存器不需要一附加的电压电平移位器，也就是说，相较于已知技术，耗电量能有效的减少，此外，相较于已知技术，本发明的动态移位寄存器只需更少的晶体管，如此一来，成本便大大地降低。

附图说明

图1为已知移位寄存器电路的示意图。

图2为图1所示的动态移位寄存器的内部电路示意图。

图3为输入信号STV、时钟信号CK1以及CK2以及输出信号G1-G6的波型示意图。

图4为用来分开重叠输出信号的逻辑电路的示意图。

图5为移位寄存器电路的三个输出信号G1、G2以及G3、信号ENB以及两个非重叠信号X1以及X2的波形示意图。

图6为依据本发明第一实施例的动态移位寄存器的功能方块图。

图7为图6所示的动态移位寄存器的第一实施例的电路示意图。

图8为连续输入信号Sin、时钟信号CK1以及CK2以及输出信号So以及NXT的波形示意图。

图9为图6所示的动态移位寄存器的第二实施例的电路示意图。

图10为依据本发明第二实施例动态移位寄存器的功能方块图。

图11为图10所示的动态移位寄存器的第一实施例的电路示意图。

图12为图10所示的动态移位寄存器的第二实施例的电路示意图。

图13为图10所示的动态移位寄存器的第三实施例的电路示意图。

图14为图10所示的动态移位寄存器的第四实施例的电路示意图。

图15为图10所示的动态移位寄存器的第五实施例的电路示意图。

图16依据本发明一实施例用来产生非重叠输出信号的纵向移位寄存器电路的示意图。

图17为输入信号STH以及两个时钟信号CK1以及CK2的波形示意图。

图18为图16所示的纵向移位寄存器电路所产生的非重叠输出信号的波形示意图。

图19为依据本发明一实施例的可显示影像的一系统的示意图。

附图符号说明

100	动态移位寄存器电路
		400	逻辑电路
410、810	与非门

420、820、930、1040、1120、1230、1240、1410	反向器
		110-160、600、1000、1310-1360	动态移位寄存器
620、1020	取样单元
		630、1030	数值保有单元
650、1050	第一逻辑电路
		622	MOSFET晶体管
632、1032、1432	电容器
		910	第一切换电路
920	第二切换电路
		912、922、1014、1016、1212、1222、1422	N-MOSEFT晶体管
914、1012、1214、1310、1424、1510	P-MOSFET晶体管
		1010	第二逻辑电路
1110	或非门
		1210	第一切换电路
1220	第二切换电路
		1300、1902	纵向移位寄存器电路
1900	电子装置
		1904	显示面板

具体实施方式

请参考图6，图6为依据本发明第一实施例的动态移位寄存器600的功能方块图。如图6所示，动态移位寄存器600包含一取样单元、一数值保有单元630以及一第一逻辑电路650，在本实施例中，取样单元620依据从输入端In1所接收的时钟信号CK1来取样输入至输入端In2的连续输入信号Sin，然后，数值保有单元630保有从现有的取样单元所取样的该取样值，最后，第一逻辑电路650参考该保有的取样值以及在输入端In2所输入的时钟信号CK2来输出输出信号So到输出端OUT，请注意，附加的输出端NXT由动态移位寄存器600所产生而耦接于数值保有单元630的输出端，附加的输出端NXT另外的应用将在稍后详述。

请参考图7，图7为图6所示的动态移位寄存器600的第一实施例的电路示意图。如图7所示，取样单元620以一MOSFET晶体管622来实现，MOSFET晶体管622在该漏极端接收一连续输入信号Sin以及在该栅极端接收时钟信号CK1，该栅极亦为动态移位寄存器600的输出端In1，取样单元620作为一开关用来利用时钟信号CK1作为一取样时钟以取样连续输入信号Sin，在本实施例中，取样单元620通过一N-MOSFET晶体管来实现，所以当时钟信号CK1位于一高逻辑电平时，MOSFET晶体管622便会导通，以允许连续输入信号Sin通过，如此一来，便具有传送到之后的数值保有单元630的一取样值，在本实施例中，数值保有单元630通过一电容器632来实现，电容器632的一端耦接于电压电平Vss以及其另一端耦接于MOSFET晶体管622的该源极端，当由MOSFET晶体管622的源极端所产生的该取样值取代连续输入信号Sin的该电压电平时，电容器632将被充电或放电，因此，该电压电平将保有该取样值，之后，该保有的电压电平(意即该取样值)便由之后的逻辑电路650所接收，在本实施例中，第一逻辑电路650包含一与非门810以及一反向器820，与非门810接收该保有的电压电平以及在输入端In2的时钟信号CK2，而反向器820耦接于输出端OUT。

请一同参考图7以及图8，图8为连续输入信号Sin、时钟信号CK1以及CK2以及输出信号So以及NXT的波形示意图。从时序t1到时序t2的期间，时钟信号CK1会控制取样单元620位于一高逻辑电平，如此一来，MOSFET晶体管622会导通，以允许连续输入信号Sin(从时序t1到时序t2的期间也位于一高逻辑电平)通过下一个组件，从时序t1到时序t2的期间，数值保有单元630(亦即电容器632)会持续的充电，因此，在时序t2时，MOSFET晶体管622会关闭，而电容器632会通过连续输入信号Sin理想地完全充饱电，从时序t2到时序t4的期间，当该时钟信号CK1位于一低电压电平时(MOSFET晶体管622仍然关闭)，该电压电平将通过数值保有单元630来保有在一高电压电平，然后，第一逻辑电路650从前一个组件(亦即数值保有单元630)以及时钟信号CK2接收该高电压电平，在时序t2到时序t4的期间内，时钟信号CK2具有一高电压电平期间，图7中也包含输出端NXT的输出信号的波形示意图，当取样单元620取样到连续输入信号Sin的一高逻辑电平时，在时序t1输出信号NXT便从低逻辑电平转换成高逻辑电平，之后，输出信号NXT便通过数值保有单元630来维持在一高逻辑电平，直到时序t4取样单元620执行下一个取样运作，如图7所示，与非门810以及反向器820的结合扮演一与(AND)门的角色，所以，很明显的只有当该保有的电压电平以及时钟信号CK2同时位于一高逻辑电平时，输出信号So才会具有一高逻辑电平，如此一来，在时序t2到时序t4的期间，输出信号So具有一高逻辑电平期间会对应到时钟信号CK2的高逻辑电平期间。

请参考图9，图9为图6所示的动态移位寄存器600的第二实施例的电路示意图。图9所示的电路图与图7相似，主要的差异是第一逻辑电路650的架构，在本实施例中，第一逻辑电路650包含有一第一切换电路910、一第二切换电路920以及一反向器930，第一切换电路910包含有一N-MOSEFT晶体管912以及一P-MOSFET晶体管914，而N-MOSEFT晶体管912以及一P-MOSFET晶体管914平行连接以及同时在源极端接收时钟信号CK2以及在漏极端产生一输出信号，第二切换电路920以一N-MOSFET晶体管922来实现，第一切换电路910以及第二切换电路920同时受数值保有单元630所保有的该电压电平所控制，具体来说，当该保有的电压电平位于一高逻辑电平时，因为反向器930，所以在节点NR的该电压电平将反向而位于一低逻辑电平，如此一来，便导致N-MOSEFT晶体管912以及P-MOSEFT晶体管914会导通以及N-MOSEFT晶体管922关闭，以允许在输入端In2的时钟信号CK2通过该输出端OUT，而当该保有的电压电平位于一低逻辑电平时，因为反向器930，所以在节点NR的该电压电平将反向而位于一高逻辑电平，如此一来，便导致N-MOSEFT晶体管912以及P-MOSEFT晶体管914会关闭以及N-MOSEFT晶体管922导通，以允许低逻辑电平Vss通过该输出端，如此一来，请再参考图8，在时序t2到时序t4的期间内，当该保有的电压电平位于一高电压电平时，开启第一切换电路910以允许时钟信号CK2通过该输出端，如此一来，在时序t2到时序t4的期间，输出信号So具有一高逻辑电平期间会对应到时钟信号CK2的高逻辑电平期间。

在某些情况下，连续输入信号Sin的该电压电平可能无法非常精确，意即连续输入信号Sin可能不是位于一绝对的高逻辑电平(意即‘1’)或是一绝对的低逻辑电平(意即‘0’)，因此，需要一附加的逻辑电路来位移该连续输入信号的电压电平，请参考图10，图10为依据本发明第二实施例动态移位寄存器1000的功能方块图。如图10所示，动态移位寄存器1000包含有一第二逻辑电路1010、一取样单元1020、一数值保有单元1030以及一第一逻辑电路1050，动态移位寄存器1000与图6所示的动态移位寄存器600相似，然而，动态移位寄存器1000具有一附加的逻辑电路(意即该第二逻辑电路1010)来在一输入端In3位移该输入信号的电压电平以产生连续输入信号Sin，然后取样单元1020依据从输入端In1所接收的时钟信号CK1来取样所接收的连续输入信号Sin，数值保有单元1030被用来保有现有的取样单元1020所产生的该取样值，第一逻辑电路1050用来通过参考数值保有单元1030所保有的该取样值以及输入到输入端In2的时钟信号CK2来输出输出信号So到输出端OUT，相似的，附加的输出端NXT由动态移位寄存器1000所产生而耦接于数值保有单元1030的输出端，附加的输出端NXT另外的应用将在稍后详述。

请参考图11，图11为图10所示的动态移位寄存器1000的第一实施例的电路示意图。如图11所示，一P-MOSEFT晶体管1012以及一N-MOSFET晶体管1014的结合可作为一反向器为本领域技术人员所悉知，故在此不多加赘述，在动态移位寄存器1000的输入端In3所接收的输入信号经由逻辑电路1010而转换成数字化的连续输入信号Sin，所以，连续输入信号Sin将通过取样单元1020来处理，而且不是位于相等于电压电平VDD的一绝对高逻辑电平就是位于相等于电压电平Vss的一绝对低逻辑电平，此外，与N-MOSFET晶体管1014串联的一N-MOSFET晶体管1016作为一致能控制器，如图11所示，取样单元1020以一N-MOSFET晶体管1022来实现，N-MOSFET晶体管1020以及1022的栅极均耦接输入端In1，也就是说只有当取样单元1020在取样数据时N-MOSFET晶体管1020才会导通，如果N-MOSFET晶体管1016关闭，包含有P-MOSEFT晶体管1012以及N-MOSFET晶体管1014的反向器无法像一正常反向器那样的运作，换言之，当取样单元1020没有取样数据时，反向器的功能便会失效。

因为上述的反向器将该输入信号的逻辑电平反向，所以需要适合的电路架构来满足信号的需求，如图11所示，附加一电容器1032，包含在数值保有单元1030内的反向器1040用来保证端点NXT的输出正确无误，在本实施例中的第一逻辑电路1050而言，第一逻辑电路1050包含有一或非门1110以及一反向器1120，很明显的只有当数值保有单元1030所保有的该电压电平于一低逻辑电平以及同时时钟信号CK2位于一高逻辑电平时，输出信号So将位于一高逻辑电平，数值保有单元1030保有的该电压电平位于一低逻辑电平也就是说当取样单元620在取样时输入端In3所接收的输入信号位于一高逻辑电平，如此一来，图11中的电路所对应的波形示意图如同图8所示以及输入信号Sin代表在输入端In3所接收的输入信号。

请参考图12，图12为图10所示的动态移位寄存器1000的第二实施例的电路示意图。图12所示的电路与图11所示的电路相似，主要的差异是第一逻辑电路1050的架构，在本实施例中，第一逻辑电路1050包含有一第一切换电路1210、一第二切换电路1220以及多个反向器1230以及1240，第一切换电路1210包含有一N-MOSEFT晶体管1212以及一P-MOSFET晶体管1214，而N-MOSEFT晶体管912以及一P-MOSFET晶体管914平行连接以及同时在源极端接收时钟信号CK2以及在漏极端产生一输出信号，第二切换电路1220以一N-MOSFET晶体管1222来实现，第一切换电路1210以及第二切换电路1220同时受数值保有单元1030所保有的该电压电平经由反向器1230以及1240之后来控制，具体来说，当该保有的电压电平位于一低逻辑电平时(意即在输入端in3所接收的输入信号的相对应电压电平位于高逻辑电平)，因为反向器1230以及1240，所以在节点NR的该电压电平将位于一低逻辑电平，如此一来，便导致N-MOSEFT晶体管1212以及P-MOSEFT晶体管1214会导通以及N-MOSEFT晶体管1222关闭，以允许在输入端In2的时钟信号CK2通过该输出端OUT，而当该保有的电压电平位于一高逻辑电平时(意即在输入端in3所接收的输入信号的相对应电压电平位于低逻辑电平)，因为反向器1230以及1240，所以在节点NR的该电压电平将位于一高逻辑电平，如此一来，便导致N-MOSEFT晶体管1212以及P-MOSEFT晶体管1214会关闭以及N-MOSEFT晶体管1222导通，以允许低逻辑电平Vss通过该输出端OUT，因此，在本实施例中，输出信号So相对应于在输入端In3所接收的输入信号如图8所示，所以便可达到在输出端得到想要的输出信号So的目的。

然而，图11或图12的第二逻辑电路1010确定具有P-MOSFET晶体管1012所造成漏电流的问题，请再次参考图8，时钟信号CK1在时序t2从一高逻辑电平转换成一低逻辑电平，以关闭N-MOSFET晶体管1016以及N-MOSFET晶体管1022，但在输入端In3的输入信号的波形示意图如图8所示的输入信号Sin在时序t3从一高逻辑电平转换成一低逻辑电平，此外，同时(在时序t3)时钟信号CK2从一低逻辑电平转换成一高逻辑电平，以使当数值保有单元1030所保有的该电压电平位于一低逻辑电平时输出信号So会具有一相同的转换操作，然而，在输入端In3的低逻辑电平将使P-MOSFET晶体管1012造成一漏电路径，因而影响目前在数值保有单元1030所保有的电压电平(意即一低逻辑电平)，最遭的情况是由于不想要的漏电流造成不正确的输出信号从输出端OUT输出，为了解决这个问题，本发明提供一修改后的第二逻辑电路，请参考图13，图13为图10所示的动态移位寄存器1000的第三实施例的电路示意图。在本实施例中，第一逻辑电路1050可以通过图11或图12所示的电路架构来实现，如图13所示，在第二逻辑电路1010加入一P-MOSFET晶体管1310，P-MOSFET晶体管1310的栅极耦接于时钟信号CK2或一反向的输入时钟CK1，请注意，上述不论耦接时钟信号CK2还是耦接一反向的输入时钟CK1的任一种设计均属于本发明的范畴。如图13所示，很明显可以保证P-MOSFET晶体管1310关闭时可以切断现有所述当第一逻辑电路参考时钟信号CK2产生输出信号时的漏电路径，所以，在本实施例中，数值保有单元1030所保有的该电压电平不再受该漏电流影响。

为了仍然可在图10所示的第一逻辑电路1050上应用图7或图9所示的第一逻辑电路650的电路架构，必须要有一附加的反向器来调整从数值保有单元1030所输出的最后电压电平，请参考图14，图14为图10所示的动态移位寄存器1000的第四实施例的电路示意图。在本实施例中，第一逻辑电路1050可以通过图7或图9所示的第一逻辑电路650来实现，此外，数值保有单元1030包含有一电容器1432以及一反向器1410，在本实施例中，反向器1410连接于第一逻辑电路1050以及取样单元1020之间，然而，这仅是本发明一实施例，而非本发明的限制，举例来说，在本发明的其它实施例中，反向器1410可连接在第二逻辑电路1010以及取样单元1020之间，或者反向器1410可以整合在第二逻辑电路1010或取样单元1020之内。

如图14所示，电容器1432所保有的该电压电平在输入第一逻辑电路1050之前通过反向器1410来反向，所以，利用反向器1410的一输出作为图7所示的第一逻辑电路650或图9所示的第一逻辑电路650的一输入便可采用图7所示的第一逻辑电路650或图9所示的第一逻辑电路650来作为想要的第一逻辑电路，此外，在图14中的动态移位寄存器1000具有一修改后的取样单元1020，取样单元1020不同于现有所述的取样单元，取样单元1020包含有一N-MOSFET晶体管1422以及一P-MOSFET晶体管1424，N-MOSFET晶体管1422以及一P-MOSFET晶体管1424以并联方式连接，当取样单元1020取样从第二逻辑电路1010所输出的一高逻辑电平的连续输入信号Sin，该电压电平位于反向器1410的输出，且与连续输入信号Sin相反，将使导通P-MOSFET晶体管1424，如此一来，高逻辑电平连续输入信号Sin通过P-MOSFET晶体管1424而传送到后面的数值保有单元1030，以及P-MOSFET晶体管1224将补偿N-MOSFET晶体管1422所造成的一压降，请注意，通过一P-MOSFET晶体管以及一N-MOSFET晶体管所构成的传输门电路可用于上述的实施例以防止不想要的压降，举例来说，将图11所示的电路做适当的修改之后，N-MOSFET晶体管1022可以取代该传输门电路，而且以N-MOSFET晶体管1022取代该传输门电路的作法为本领域技术人员所悉知，故在此不多加赘述，任一种设计均属于本发明的范畴。

如上所述，图14所示的动态移位寄存器1000将遇到第二逻辑电路1010所造成的漏电流的问题，所以，可将改良过的第二逻辑电路1010应用于图14所示的动态移位寄存器1000以解决上述的问题。请参考图15，图15为图10所示的动态移位寄存器1000的第五实施例的电路示意图。图15所示的电路与图14所示的电路相似，主要的差异在于第二逻辑电路1010加入一P-MOSFET晶体管1510以保护数值保有单元1030所保有的该电压电平免于受不想要的漏电流所影响，因为该保护机制已在上述说明书中详述过，故在此不多加赘述。

请参考图16，图16依据本发明一实施例用来产生非重叠输出信号的纵向移位寄存器电路1300的示意图。纵向移位寄存器电路1300以六个动态移位寄存器1310-1360来代表，六个动态移位寄存器1310-1360中的每一个动态移位寄存器可以选自上述披露的动态移位寄存器，各动态移位寄存器在输入端In1以及In2接收两个时钟信号CK1以及CK2，及在输入端In3接收输入信号，除了最初的动态移位寄存器(意即动态移位寄存器1310)，每一个动态移位寄存器接收前一个动态移位寄存器之一，其中该输出信号在输出端NXT所产生，请注意，时钟信号CK1以及CK2各自被两个相邻的动态移位寄存器在输入端In1以及In2择一接收，更具体来说，以动态移位寄存器1310以及1320为例，动态移位寄存器1310各自在输入端I n1以及In2接收时钟信号CK1以及CK2，然而，动态移位寄存器1320各自在输入端In2以及In1接收时钟信号CK1以及CK2，一同参考图16的电路架构以及图17所示的输入信号STH以及两个时钟信号CK1以及CK2的波形示意图，纵向移位寄存器电路1300将产生非重叠输出信号，如图18所示，图18为图16所示的纵向移位寄存器电路所产生的非重叠输出信号的波形式意图。

请参考图19，图19为依据本发明一实施例的可显示影像的一系统的示意图。在本实施例中，该系统在实作上通过一电子装置1900来实现，如图19所示，电子装置1900包含一纵向移位寄存器电路1902以及一显示面板1904(例如一液晶显示器面板)，其中纵向移位寄存器电路1902为一控制器的一部分用来驱动显示面板1904以显示影像，请注意，纵向移位寄存器电路1902具有上述图16的电路架构，所以在此便不再赘述，此外，举例来说，电子装置1900可以是一移动电话、数字照相机、个人数据助理(PDA)、笔记型计算机、桌上型计算机、电视机、车用显示器(car display)或便携式DVD播放器。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (6)

1.一种用来显示影像的系统，其包含有：

一动态移位寄存器，包含有：

一取样单元，耦接于一连续输入信号以及该动态移位寄存器的一第一输入端，以及用来依据该第一端所接收的该一第一输入信号来取样该连续输入信号以产生一取样值；

一数值保有单元，耦接于该取样单元，用来保有该取样值；以及

一第一逻辑电路，耦接于该动态移位寄存器的一第二输入端、该数值保有单元以及该动态移位寄存器的一输出端，用来依据该数值保有单元输出的该保有的取样值以及输入该第二输入端的一第二输入信号以产生输出到该输出端的一输出信号，

该动态移位寄存器还包含有：

一第二逻辑电路，耦接于该动态移位寄存器的一第三输入端以及该取样单元，用来接收一第三输入信号以及电压电平偏移该第三输入信号以产生该连续输入信号，

其中该第二逻辑电路包含一反向器，该反向器用电压电平偏移该第三输入信号以产生该连续输入信号，以及该第一逻辑电路包含有：

一第一开关，耦接于该取样单元、该第二输入端以及该输出端，用来依据该取样单元的一反向信号以控制该第二输入信号是否通过该输出端；以及

一第二开关，耦接于该输出端，用来依据该取样值以选择性地通过一电压电平至该输出端；

其中当该取样值位于一第一电平时，该第二开关关闭且该第一开关导通，以允许该第二输入信号通过；以及当该取样值位于一第二电平时，该第二开关导通且该第一开关关闭，以允许该电压电平通过。

2.如权利要求1所述的系统，其中该反向器包含一P-MOSFET晶体管以及一N-MOSFET晶体管，以及该第二逻辑电路还包含有：

一P-MOSFET晶体管，其具有一漏极耦接至该反向器的该P-MOSFET晶体管、一源极耦接于一电压电平以及一栅极通过该第二输入信号或者该第一输入信号的一反向信号来控制。

3.如权利要求1所述的系统，其中该动态移位寄存器还包含有一反向器，该反向器电连接于该第二逻辑电路以及该取样单元之间，用来反向输入至该取样单元的该连续输入信号，以及该第一逻辑电路在该取样值以及该第二输入信号上执行一与运算。

4.如权利要求3所述的系统，其中该第二逻辑电路包含一P-MOSFET晶体管以及一N-MOSFET晶体管，以及该第二逻辑电路还包含有：

一P-MOSFET晶体管，其具有一漏极耦接至该反向器的该P-MOSFET晶体管、一源极耦接于一电压电平以及一栅极通过该第二输入信号或者该第一输入信号的一反向信号来控制。

5.如权利要求1所述的系统，其中该动态移位寄存器还包含有一反向器，该反向器电连接于该第一逻辑电路以及该取样单元之间，用来反向输入至该第一逻辑电路的该取样值，该第一逻辑电路在该取样值以及该第二输入信号的一反向信号上执行一与运算。

6.如权利要求5所述的系统，其中该第二逻辑电路包含一P-MOSFET晶体管以及一N-MOSFET晶体管，以及该第二逻辑电路还包含有：

一P-MOSFET晶体管，其具有一漏极耦接至该反向器的该P-MOSFET晶体管、一源极耦接于一电压电平以及一栅极通过该第二输入信号或者该第一输入信号的一反向信号来控制。

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