KR101227342B1 - 반도체집적회로 및 액정표시 구동용 반도체집적회로 - Google Patents

Abstract

액정 패널의 게이트 신호생성 회로에 공급하는 신호를 출력하는 회로를 저내압의 소자로 구성하고, 이로써 고내압 프로세스를 사용하지 않고 제조 가능하게 해서 저코스트화를 꾀하는 동시에, 출력 회로의 동작 속도를 향상시켜, 소비 전력을 저감시킬 수 있는 액정표시 구동용 반도체집적회로를 실현한다.

2개의 전원전압단자간에 2개의 출력 트랜지스터가 직렬로 접속되어서 이루어지는 출력단을 가지며, 액정 패널의 게이트 신호생성 회로(210)에 공급하는 신호를 출력하는 출력회로(120)에서, 2개의 출력 트랜지스터(Q2, Q4)동안에 더욱 1 또는 2이상의 트랜지스터(Q1, Q3)를 직렬로 접속하고, 드레인·소스간에 인가되는 전압을 감소시킨다. 이것과 함께, 상기 2개의 전원전압의 중간의 전위를 준비하고, 출력 트랜지스터가 오프(off)상태로 되어 있는 동안, 해당 오프(off)상태의 출력 트랜지스터의 기체에 상기중간의 전위를 인가시키는 전위설정용의 스위치 소자(Q5∼Q8)를 설치하도록 하였다.

액정 패널, 신호생성회로, 주사선 구동회로, 출력 트랜지스터

Description

반도체집적회로 및 액정표시 구동용 반도체집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND LIQUID CRYSTAL DISPLAY DRIVING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

도1은, 본 발명을 적용해서 유효한 액정표시 구동용 반도체집적회로(액정컨트롤 드라이버IC)이라고 이 드라이버IC에 의해 구동되는 액정 패널로 이루어지는 액정표시 시스템의 개략구성을 나타내는 블록도,

도2는, 본 발명을 적용해서 유효한 액정 컨트롤 드라이버에 의해 구동되는 TFT 액정 패널의 구성을 나타내는 블록도,

도3은, 본 발명을 적용한 액정 컨트롤 드라이버IC에 있어서의 게이트 신호 버퍼(buffer)의 1실시 예를 나타내는 회로구성도,

도4는, 도3의 게이트 신호 버퍼(buffer)에 있어서의 각 신호나 노드의 전위변화를 나타내는 타이밍 차트,

도5는, 실시 예의 액정 컨트롤 드라이버IC에 이용되는 소자(MOSFET)의 구조를 나타내는 단면도로서, (A)는 고내압의 소자의 구조를 나타내고,(B)는 저내압의 소자의 구조를 나타낸 도,

도6은, 게이트 신호 버퍼(buffer)에 있어서 레벨시프트 회로의 구체 예를 나 타내는 회로도,

도7은, 실시 예에서 이용되는 레벨시프트 회로의 입력 신호와 출력 신호의 전위변화를 나타내는 설명도이다.

<부호의 설명>

100: 액정 컨트롤 드라이버IC 110: 소스 드라이버 회로

120: 게이트 신호 버퍼(buffer) 121: 출력제어 논리회로

122, 123: 전위설정 수단 130: 코먼 드라이버 회로

160: 액정구동용 전원회로 170: 승압회로

180: 제어 레지스터 190: 콘트롤러

200: TFT 액정 패널 210: 게이트 신호발생 회로(주사선 구동회로)

본 발명은, 고 전위차의 신호를 출력하는 출력 회로를 갖는 반도체집적회로(IC)에 적용해서 유효한 기술에 관한 것이며, 예컨대 액정 패널에 공급하는 신호를 출력하는 회로를 내장한 액정 표시 구동용IC(액정 컨트롤 드라이버)에 이용해서 유효한 기술에 관한 것이다.

최근, 휴대전화기나 PDA(Personal Digital Assistants)등의 휴대용 전자기기의

표시장치로서는, 일반적으로 복수의 표시 화소가 예컨대 매트릭스 모양으로 2차원 배열된 도트 매트릭스형 액정 패널을 이용되고 있고, 기기 내부에는 이 액정패널의 표시제어나 구동을 하는 반도체 집적회로화된 액정표시 제어장치(액정 컨트롤 드라이버 IC)가 탑재되어 있다.

이러한 액정 컨트롤 드라이버IC의 내부의 로직 회로등은, 병렬 5V이하의 저전압으로 동작 가능한 것에 대해, 액정 패널의 표시 구동에는 20∼40V와 같은 고전압을 필요로 한다. 그 때문에, 액정 컨트롤 드라이버IC에는, 5V이하의 전압에서 동작하는 내부 로직 회로이외에, 전원전압을 승압한 전압에서 동작하는 구동 회로나 출력 회로가 설치된다.

그런데, 주지와 같이 , 도트 매트릭스형 액정 패널에는, 화상신호가 인가되는 신호선이외에, 해당신호선과 교차하는 방향으로 배치되어 순차적으로 선택 레벨로 구동되는 주사선이 설치되고, 신호선과 주사선과의 교점에 화소가 설치되어 있다. 그래서, 액정 패널을 구동하는 종래의 액정표시 구동용IC에는, 일반적으로, 신호선(데이터 선)에 인가하는 전압을 출력하는 구동 회로(소스 드라이버)와 주사선에 인가하는 전압을 출력하는 구동 회로(코먼드라이버)가 설치되어 있었다.

그런데, 최근, TFT액정 패널에는, TFT에서 구성된 주사선 구동회로나 데이터

선 구동 회로를 탑재한 것도 제공되고 있다. 이러한 구성의 액정 패널은, 예컨대 특허문헌 1에 개시되어 있다. 주사선 구동회로가 설치되어 있는 액정 패널을 표시 구동하는 액정표시 구동용IC에는, 주사선 구동회로가 불필요하게 되고, 칩 사이즈의 저감이 가능하게 된다는 이점이 있다.

<특허문헌1>특개2004-163600호공보

최근, 액정 패널은, 대형화 및 고정세밀화에 따른 수(100)개의 주사선이 설치되도록 하고 있다. 그런데, 주사선 구동회로는, 주사선을 순차적으로 선택 구동하는 회로기 때문에, 시프트 레지스터와 같은 비교적 단순한 회로로 구성할 수가 있다.

이러한 주사선 구동 회로가 액정표시 구동용IC에 설치되어 있는 경우, 액정표시 구동용IC에는, 주사선의 수에 대응해서 수(100)개의 구동 신호를 출력하는 회로를 설치할 필요가 있다. 한편, 주사선 구동회로가 액정 패널에 설치되어 있는 경우, 액정표시 구동용IC에는, 주사선 구동 회로를 수평동기신호나 프레임 동기신호등에 동기해서 동작시키기 때문에, 몇개(통상은 3∼6개)의 타이밍 신호나 클록 신호를 출력하는 회로를 설치하면 좋다.

또한, 어느 경우에도 액정표시 구동용IC로부터 액정 패널에 공급하는 신호는, 통상의 IC의 신호보다도 진폭이 큰 예컨대 20V∼-10V의 신호이며, 이러한 신호를 출력하는 회로는 고내압의 소자로 구성된다. 그런데, 일반적으로 고내압의 소자는 저내압의 소자에 비해 동작 속도가 느리다고 하는 결점이 있다. 그래서, 저소비 전력화와 고속화 때문에 내부회로는 저내압의 소자로 구성하고, 낮은 동작 전원전 압에서 동작하는 회로로 하는 설계가 행하여지고 있다. 그러나, 이와 같이 고내압의 소자와 저내압의 소자가 혼재하는 반도체집적회로는, 제조 프로세스가 복잡해지기 때문에 코스트 업을 초래한다.

그런데, 상술한 바와 같이, 주사선 구동회로가 액정표시 구동용IC에 설치되어 있는 경우에는 수(100)개의 구동 신호를 출력하는 회로를 설치할 필요가 있지만, 주사선 구동회로가 액정 패널에 설치되어 있을 경우, 액정표시 구동용IC에는 몇개의 신호를 출력하는 회로를 설치하면 좋다. 그런데, 이러한 몇개의 신호를 출력하는 회로를 구성하는 근소한 소자 때문에 고내압의 소자를 이용하고, 고내압 프로세스를 채용하면, 코스트 퍼포먼스를 매우 나쁘게 한다.

본 발명의 목적은, 예컨대 주사선 구동회로를 탑재한 액정 패널을 구동하는 액정표시 구동용 반도체집적회로와 같은 고전위차의 신호를 출력하는 출력 회로를 갖는 반도체집적회로에 있어서, 출력 회로를 저내압의 소자로 구성하고, 이로써 고내압 프로세스를 사용하지 않고 제조 가능해서 저 코스트화를 꾀하는 것에 있다.

본 발명의 다른 목적은, 예컨대 주사선 구동회로를 탑재한 액정 패널을 구동하는 액정표시 구동용 반도체집적회로와 같은 고전위차의 신호를 출력하는 출력 회로를 갖는 반도체집적회로에 있어서, 출력 회로를 저내압의 소자로 구성하여 출력 회로의 동작 속도를 향상시켜, 소비전력을 저감시키는 것에 있다.

본 발명의 상기 및 그 밖에의 목적과 신규한 특징에 대해서는, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.

본원에 있어서 개시되는 발명 중 대표적인 개요를 설명하면, 하기와 같다. 즉, 2개의 전원전압 단자간에 2개의 출력 트랜지스터가 직렬로 접속되어서 이루어지는 출력단을 갖는 출력 회로에 있어서, 2개의 출력 트랜지스터간에 더욱 1 또는 2이상의 트랜지스터를 직렬로 접속하고, 출력 트랜지스터의 드레인·소스간에 인가되는 전압을 감소시킨다. 이것과 함께, 상기 2개의 전원전압의 중간의 전위를 준비하고, 출력 트랜지스터가 오프(off)상태에 되어 있는 동안, 해당 오프(off)상태의 출력 트랜지스터의 기체에 상기 중간의 전위를 인가시키는 전위설정용의 스위치 소자를 설치한다.

상기 한 수단에 의하면, 내부회로의 전원전압보다도 높은 전원전압을 이용해서 고전위차의 신호를 출력하는 출력 회로에 있어서, 출력 트랜지스터에 높은 전압이 인가되지 않도록 할 수가 있기 때문에 비교적 낮은 내압의 소자로 출력 회로를 구성할 수가 있다. 그 때문에, 고내압 프로세스를 사용하지 않고 출력 회로를 구성하는 트랜지스터를 형성할 수가 있고, 이것에 의해 저 코스트화를 꾀할 수 있게 된다.

또한, 저내압의 트랜지스터는, 고내압의 트랜지스터보다도 온(on)저항이 작고, 문턱치전압도 낮기 때문에, 저내압의 트랜지스터에서 출력단을 구성함으로써 출력 임피던스 특성을 향상시킬 수 있다. 그 결과, 출력 회로의 동작 속도를 향상시켜, 소비전력을 저감시킬 수 있다.

더욱, 주사선 구동회로를 탑재한 액정 패널을 구동하는 액정표시 구동용 반 도체집적 회로며, 내부 로직 회로와 신호선(소스선)을 구동하는 신호선 구동회로를 내장하는 것에 있어서는, 내부 로직 회로를 구성하는 소자보다도 내압이 높은 소자 (예컨대 20V )에서 신호선 구동 회로를 구성하게 된다. 그 때문에, 종래의 온 칩(on-chip)의 주사선구동회로를 구성하는 소자의 내압(예컨대 40V)보다도 내압이 낮은 소자(20V)에 의해 주사선 구동회로를 구성할 수가 있으면, 신호선 구동 회로를 구성하는 소자와 같은 내압의 소자로 주사선 구동회로를 구성할 수가 있다.

이것에 의해, 내부 로직 회로를 구성하는 소자에 이러한 전압보다도 높은 전압(20V)이지만 주사선 구동회로를 구성하는 소자에 걸리는 경우에도, 소자가 파괴되는 것을 방지할 수 있고, 또한 주사선 구동회로를 구성하는 소자 때문에만 고내압 프로세스(20V내압 프로세스)를 사용할 필요가 없어진다. 즉, 20V 내압의 소자와 40V내압의 소자의 양쪽을 형성할 경우에 비해 프로세스를 간략화할 수가 있다.

이하, 본 발명의 바람직한 실시형태를 도면에 의거해서 설명한다.

도1은, 본 발명을 적용한 액정표시 구동용 반도체집적회로(액정 컨트롤 드라이버IC) (100)와, 이 드라이버IC에 의해 구동되는 액정 패널(200)로 이루어지는 액정표시 시스템의 개략구성을 나타낸 것이다. 도1에 나타내어 있는 바와 같이, 이 실시 예의 액정 컨트롤 드라이버IC(100)에 의해 구동되는 액정 패널(200)은, 패널상의 주사선을 순차 구동하는 시프트 레지스터등으로 이루어지는 게이트 신호발생 회로(주사선 구동회로)(210)를 구비하고 있다.

액정 컨트롤 드라이버IC(100)는, 액정 패널(200)의 소스선에 인가하는 데이 터신호를 생성하여 출력하는 소스 드라이버 회로(110)와, 게이트 신호발생 회로(210)에 공급하는 신호를 출력하는 게이트 신호 버퍼(buffer)(120)와, 액정 패널의 코먼 전극에 인가하는 신호를 생성하여 출력하는 코먼 드라이버 회로(130)를 갖는다. 게이트 신호 버퍼(buffer)(120)는, 게이트 신호발생 회로(210)를 수평동기신호나 프레임 동기신호등에 동기해서 동작시켜서 게이트 신호를 생성시키는 타이밍 신호나 클록 신호등의 신호 ASW1∼3을 생성하여 출력한다. 특히 제한되는 것은 아니지만, 이 실시 예에서는, 신호 ASW1∼3은 +20∼-10V의 진폭에서 변동하는 신호로 된다. 신호 ASW1∼3 중 1개는 시프트 레지스터의 시프트 동작을 개시시키는 동시에 순차적으로 전송되는 "1"의 데이터를 주는 타이밍 신호, 나머지의 2개는 위상이 180° 다른 시프트 클록이다.

또한, 이 실시 예의 액정 컨트롤 드라이버IC(100)는, 상기 소스 드라이버 회로(110) 및 게이트 신호 버퍼(buffer)(120)로 사용되는 액정의 계조(階調) 전압 및 그 기준으로 되는 정전압을 생성하는 액정구동용 전원회로(160)를 구비한다. 또한, 상기 전원회로(160) 및 드라이버 회로(110, 130)나 출력 버퍼(buffer)(120)로 사용하는 승압전압을 생성하는 승압회로(170)를 구비한다.

더욱, 드라이버IC(100)는, 액정구동용 전원회로(160)에 발생하는 계조 전압의 진폭이나 특성을 지정하기 위한 제어 레지스터(180), 칩 외부의 마이크로 컴퓨터로부터 키멘드나 표시 데이터를 받아서 내부회로의 제어 신호를 생성하거나 표시 데이터를 가공하고나 하는 콘트롤러(190)를 구비한다. 또, 도1에는 나타내어 있지 않으나, 외부의 마이크로 컴퓨터등으로부터 공급되는 표시 데이터를 격납하는 RAM(random access memory)이 설치되는 경우도 있다.

다음에, 본 발명을 적용한 액정 컨트롤 드라이버IC에 의해 구동되는 TFT액정 패널(200)의 구성을, 도2를 이용해서 설명한다.

도2의 액정 패널(200)은, 유리 기판과 같은 투명기판상에 화상신호가 인가되는 복수의 신호선으로서의 소스선(소스 전극) SL1, SL2, SL3……과, 소정의 주기

로 순차적으로 선택 구동되는 복수의 주사선으로서의 게이트 선(게이트 전극) GL1, GL2, …··가 직교하는 방향으로 배치되어서 이루어진다. 게이트 선(게이트 전극) GL1, GL2 ,·은, 게이트 신호발생 회로(210)에 접속되고, 어느 한 개의 게이트 선에 선택 레벨의 구동 전압이 순차 인가된다. 그리고, 소스선 SL1, SL2, SL3……과 게이트 선 GL1, GL2 ,……과의 각 교점에 화소가 배치되어 있다.

각 화소는, 어느 하나의 게이트 선에 게이트 단자가 접속되고, 또한 어느 하나의 소스선에 소스단자가 접속된 선택 소자로서의 TFT(박막 트랜지스터)와, 해당TFT의 드레인 단자와 액정중심전위(COM전위)VCOM을 주는 각 화소공통의 대향 전극과의 사이에 접속된 화소용량CL로 이루어진다. 그리고 이것들의 화소가, 소스선과 게이트 선의 각 교점에 각각 설치되고, 액티브 매트릭스형 패널로서 구성되어 있다.

상기 선택용TFT의 드레인 단자에 접속된 화소용량CL의 한 쪽의 전극(화소전극)과 대향 전극과의 사이에 끼어져 있는 액정에 전압이 인가되어, 화소전극의 전위와 COM전위와의 전위차에 따라 액정의 편광율이 변화하여 화소의 휘도가 변화되고, 계조 표시가 행하여진다. 더욱이, 액정은 직류전압을 인가를 계속하면 열화하 기 때문에 소스선과 게이트 선에 인가하는 전압은 액정중심전위VCOM를 중심으로 양극성의 전위와 음극성의 전위가 번갈아 선택됨으로써 교류 구동이 이루어진다.

도3에는, 본 발명을 적용한 액정 컨트롤 드라이버IC에 있어서의 게이트 신호버퍼(120)의 1실시 예가 표시되어 있다. 도3에 있어서, MOSFET(절연 게이트형 전계효과 트랜지스터)를 나타내는 기호의 게이트 부분에 O표가 붙여져 있는 것은 P채널형 MOSFET이며, O표가 붙여져 있지 않은 N채널형 MOSFET와 구별된다.

본 실시 예의 게이트 신호 버퍼(buffer)(120)는, MOSFET Q1∼Q4로부터 이루어지는 푸쉬 풀형의 출력단과, 상기 MOSFET Q1∼Q4의 게이트 단자에 인가되는 신호 SWP2 , SWP1, SWN1, SWN2을 생성하는 출력제어 논리회로(121)로 구성되어 있다. 상기 출력단의 MOSFET Q1∼Q4는, 예컨대 20V와 같은 고전원전압VGH가 인가된 전원단자와, -10V와 같은 저전원전압VGL이 인가된 전원단자와의 동안에 직렬로 접속되어 있다. 출력제어 논리회로(121)는, 내부 로직부로부터 공급되는 로직 전압VDD, 접지전위GND (예컨대 5V-OV)와 같은 진폭의 신호IN를 받아서, 각각의 MOSFET에 알맞은 진폭의 신호로 변환하는 레벨시프터의 기능을 구비하고 있다.

상기 출력단의 MOSFET Q1∼Q4 중 Q2의 기체 (기판 혹은 웰영역)에는 고전원전압VGH이 인가되어, Q4 의 기체에는 저전원전압VGL이 인가된다. 한편, MOSSFETQ1 의 기체에는 Q1과 Q2의 접속 노드N1의 전위가 인가되어, MOSFET Q3 의 기체에는 Q3과 Q4의 접속 노드N2의 전위가 인가되도록, 접속이 되어 있다.

또한, 본 실시 예의 게이트 신호 버퍼(buffer)(120)는, 상기 MOSFET Q1과 Q2의 접속노드N1의 전위를 설정하는 MOSFET Q5, Q6으로 이루어지는 전위설정 수 단(122)과, 상기 MOSFET Q3과 Q4의 접속 노드N2의 전위를 설정하는 MOSFET Q7, Q8로 이루어지는 전위설정 수단(123)을 구비한다. MOSFET Q5 와 Q6은, 병렬 형태의 P채널형 MOSFET와 N채널형 MOSFET로 이루어지는 전위강하량의 적은 트랜스미션 게이트이며, 전원전압VH와 접속 노드N1과의 사이에 병렬로 접속되어 있다. 또한, MOSFET Q7과 Q8도 트랜스미션 게이트를 구성하고 있으며, Q3와 Q4의 접속 노드N2와 전원전압VL과의 사이에 병렬로 접속되어 있다. 전원전압VH는 예컨대 10V와 같은 전위로 되고, 전원전압VL은 예컨대 OV와 같은 전위로 된다.

더욱, Q1과 Q5의 기체(웰영역)에는 전원전압VGH가 인가되고, Q4 와 Q8

의 기체에는 전원전압VGL이 인가됨으로써, 기체와 드레인 영역과의 사이의 PN접합이 순방향 바이어스 되어서 리크 전류가 흐르는 것이 방지되어 있다.

도4에는, 도3의 게이트 신호 버퍼(buffer)(120)의 동작 타이밍이 표시되어 있다. 도4(A)와 같은 VDD∼OV진폭의 신호IN이 출력제어 논리회로(121)에 입력되면, 신호IN의 상스, 하강에 따라 도4(B)와 같이 변화되는 게이트 제어신호 SWP1∼SWN3이 생성된다. SWP1 ∼SWN3중 SWP1은 MOSFET Q1의 게이트단자에, 또 SWP2는 MOSFET Q2의 게이트 단자에 인가된다. 또한, SWN1은 MOSFET Q3의 게이트 단자에, SWN2는 MOSFET Q4의 게이트 단자에 인가된다. 더욱이, SWP3은 하이(high)측의 전위설정용의 MOSFET Q5, Q6의 게이트 단자에, 또 SWN3은 로측의 전위설정 수단의 MOSFET Q7, Q8의 게이트단자에 인가된다.

또, 도4(B)의 게이트 제어신호 SWP1∼SWN3은 대응하는 MOSFET를 온(on)상태로 하거나, 오프(off)상태로 하는 것을 나타내고 있으며, 전위를 나타내는 것은 아 니다. 즉, 대응하는 MOSFET가 P채널형의 경우, 게이트 제어 신호의 로(low)레벨이 온(on)상태에 상당하고, 게이트 제어 신호의 하이(high)레벨이 오프(off)상태에 상당한다. 또한, 대응하는 MOSFET가 N채널형의 경우, 게이트 제어 신호의 하이(high)레벨이 온(on)상태에 상당하고, 게이트제신호의 로(low)레벨이 오프(off)상태에 상당한다. 더욱이, Q1과 Q2과 같이 동일 도전형이라도, 소스나 드레인에 인가되는 전압이 다르기 때문에, 그것에 따라 게이트 제어 신호의 레벨도 다르다.

입력 신호IN이 로(low)레벨로부터 하이(high)레벨로 변화될 경우, 도4(B)와 같이 변화되는 게이트 제어신호 SWP1, SWP2, SWN1, SWN2에 의해, 출력단의 MOSFET Q1 ∼Q4는, 우선 출력 노드NO로부터 먼 측의 Q4가 오프(off)된다. 계속해서, 출력노드NO에 가까운 측의 Q3이 off, Q1이 온(on)되고, 최후에 먼 측의 Q2가 온(on)된다. 이것에 의해, Q1∼Q4가 동시에 온(on)상태로 되어서 관통 전류가 흐르는 것이 방지된다.

또한, 액정 컨트롤 드라이버IC에서는, 드라이버 회로(110) 및 게이트 신호 버퍼(120)에서 사용하는 승압전압을 생성하는 승압회로(170)가 설치되어 있으며, 내부전원전압VDD(5V)보다도 높은 상기 전원전압VGH(20V)이나 VH(10V)는, 승압 회로(170)에서 생성된다. 여기에서, 노드N1의 전위VN1에 착안하면, 도4(D)와 같이, 타이밍t4에서 VGH로부터 VH로 변화된다. 이 때 노드N1의 전하는 VH를 생성하는 승압회로(차지 펌프)에 회수된다. 출력단이 2개의 직렬MOSFET(Q1 과 Q4 혹은 Q2와 Q3)만으로 이루어지는 종래 회로의 경우에는, 출력 노드NO의 전위변화는 VGH-VGL이며, 노드NO의 전하가 승압회로에 회수되는 경우는 없으므로, 본 실시 예의 출력단 은 종래 회로에 비해 소비 전력을 저감할 수가 있다.

더욱이, 전위설정용의 MOSFET Q7, Q8은, 게이트 제어신호 SWN3에 의해,

출력 노드NO로부터 먼 측의 Q4가 오프(off)되는 타이밍t1에서 온(on)된다.

또한, 전위설정용의 MOSFET Q5, Q6은, 게이트 제어신호 SWP3에 의해, 출력 노드NO로부터 먼 측의 Q2가 온(on)되는 타이밍t3에서 오프(off)된다. 출력 노드NO에 가까운 측의 Q3은, t1과 t3의 사이의 타이밍t2에서 off, Q1은 타이밍t2에서 온(on)된다.

이것에 의해, 버퍼(buffer)의 출력OUT는, 도4(C)와 같이 전원전압VGL→VL→VH → VGH 의 순서로 단계적으로 변화되고, 각 MOSFET Q1∼Q4의 소스·드레인간에 높은 전압이 인가되는 것이 방지된다. 게이트 신호 버퍼(buffer)(120)의 입력 신호IN이 하이(high)레벨로부터 로(low)레벨로 변화될 경우는, 상기와 반대의 순서로 동작한다 (타이밍t4∼t6 ).

또한, 하이(high)측의 MOSFET Q1, Q2가 오프(off)되어 있는 기간T1은, 전위설정용의 MOSFET Q5 , Q6이 온(on)된다. 이것에 의해, 노드N1의 전위VN1이 VH도 되고 , Q1의 소스·드레인간에는 VGH-VGL(=30V)보다도 작은 VH-VGL (= 20V)의 전압이, 또 Q2의 소스·드레인간에는 VGH-VH(=10V)의 전압이 인가되는 것에 불과하다.

마찬가지로, 로(low)측의 MOSFET Q3, Q4가 오프(off)되어 있는 기간T2는, 전위설정용의 MOSFET Q7 , Q8이 온(on)된다. 이것에 의해, 노드N2의 전위VN2가 VL로 되고, Q3의 소스·드레인간에는 VGH-VGL(=30V)보다도 작은 VGH-VL (= 20V)의 전압이, 또 Q4의 소스·드레인간에는 VL-VGL(=10V)의 전압이 인가되는 것에 불과하다.

이와 같이, 출력단의 MOSFET Q1∼Q4의 소스·드레인간에는 최대로 20V 의 전압밖에 인가되지 않는다. 이것에 대하여, 본 실시 예를 적용하지 않는 2개의 직렬MOSFET로 이루어지는 출력단을 갖는 버퍼(buffer)에서는, 출력MOSFET의 소스·드레인간에 30V가까운 전압이 인가된다.

그 때문에, 본 실시 예의 출력단의 MOSFET Q1∼Q4는, 본 실시 예를 적용하지 않는 2개의 직렬 MOSFET로 이루어지는 종래 타입의 출력단을 갖는 버퍼(buffer)의 소자보다도, 내압이 낮은 소자로 구성할 수가 있게 된다. 구체적으로는, 본 실시 예를 적용하지 않을 경우에는, 출력 버퍼(buffer)의 출력단의 소자로서, 예컨대 도5(A)와 같은 구조의 고내압 MOSFET를 사용하지 않으면 안되었던 것이, 본 실시 예를 적용한 경우에는, 예컨대 도5(B)와 같은 구조의 비교적 내압이 낮은 MOSFET를 사용할 수 있게 된다.

도5(A),(B)에 있어서, 101은 단결창 실리콘 기판, 102는 채널 영역으로

되는 N웰영역, 104는 소스·드레인 영역으로 되는 확산층, 105는 소자간 분리용의 절연막, 106은 게이트 절연막, 107은 폴리 실리콘 게이트 전극이다. 도5(A)의 소자는, 소스·드레인 영역이 되는 확산층(104)을 웰영역(103)상에 형성하는 동시에, 게이트 전극(107)과 확산층(104)과의 사이에 절연막(105a)을 설치하고, 게이트 전극(107)의 단부에서 떨어짐으로써 내압이 높아지도록 설계되어 있다. 도5(A)와 도5(B)를 비교하면 알수 있듯이, 도5(A)의 고내압의 소자는 도5(B)의 저내압의 소자에 비해 점유 면적이 크다. 그 때문에, 본 실시 예를 적용함으로써, 출력버퍼의 점유 면적을 작게 할 수가 있다.

또한, 도면으로부터는 확실하게 알 수 없지만, 도5(A)의 고내압의 소자는 도5(B)의 저내압의 소자에 비해 게이트 절연막(106)이 두텁게 형성된다. 그 때문에, 도5(A)의 고내압의 소자를 사용할 경우에는, 그 때문에만 두꺼운 게이트 절연막을 형성하는 공정이 필요하게 되고, 그만큼 제조 코스트가 높아진다. 또한, 게이트 전극(107)과 확산층(104)과의 사이의 절연막(105a)도 일반적으로는 소자간 분리용의 절연막(105)과는 다른 공정에서 생성되는 것이 많다. 따라서, 고내압의 소자를 사용할 경우에는, 이러한 절연막(105a)을 형성하는 공정이 필요하게 된다.

특히, 도1의 실시 예와 같이 액정 패널측에 게이트 신호발생 회로(210)가 설치되어 있는 경우에는, 게이트 신호발생 회로(210)에 공급하는 신호는 몇개 (실시 예에서는 3개)이며, 드라이버IC(100)에 설치되는 버퍼(buffer)의 수가 적어도 좋다. 따라서, 이러한 수의 적은 버퍼(buffer)를 구성하는 소자로서 도5(A)와 같은 고내압의 소자를 사용하고, 그 소자를 형성하기 위해서만 공정을 늘리는 것은 코스트상 득책이 아니다.

더욱이, 도5(B)의 저내압의 소자로 하여도, 5V와 같은 전원전압에서 동작하는 내부 로직을 구성하는 소자(도시 생략)보다도 내압이 높은 소자이다. 도5(B)의 소자는, 소스·드레인 영역이 되는 확산층(104)을 소스·드레인 영역이 되는 확산층(104)을 웰영역(103)상에 형성하여 게이트 전극(107)의 단부에서 떨어지도록 형성함으로써 내압이 높아지도록 설계된다.

보다 내압을 높게 하기 위해서는, 게이트 절연막(106)을, 내부 로직을 구성하는 소자의 그것보다도 두껍게 형성하는 것이 좋다. 단지, 그렇게 하였다고 하더 라도, 도1의 실시 예의 드라이버IC에서는, 소스선 구동 회로(110)가 20V 가까운 진폭의 신호를 출력하도록 구성되기 때문에, 소스선 구동 회로(110)를 구성하는 소자는 내부 로직을 구성하는 소자보다도 내압이 높은 소자로 할 필요가 있다. 그래서, 도3의 출력 버퍼(buffer)를 구성하는 소자로서, 소스선 구동 회로(110)를 구성하는 소자와 동일한 프로세스에 의해 형성되는 소자를 사용함으로서, 공정수의 증가를 회피할 수가 있다.

도6에는, 게이트 신호 버퍼(buffer)(120)의 출력제어 논리회로(121)에 이용되는 레벨시프트 회로의 구체적인 회로예가 표시되어 있다. 이 실시 예의 레벨시프트회로는, MOSFET Q11 ∼Q14로 이루어지는 전단의 CMOS래치회로 LT1의 차단에, MOSFET Q21 ∼Q24로 이루어지는 CMOS래치회로 LT2를 접속한 구성을 구비하고 있다. 또한, 레벨시프트 회로는, 출력하는 신호가 출력단의 MOSFET Q1∼Q4의 게이트 제어신호 SWP1∼SWN3 중 어느 것인가에 따라, 사용하는 전원전압으로서 VGH,VH, VL, VGL 중에서 어느 것인가 2개가 선택된다.

이것에 의해, 도7(A)∼ (C) 에 나타난 바와 같이 각각 전위 및 진폭의 다른 게이트 제어신호 SWP1∼SWN3로 변환된다. 도7에 있어서, 좌측의 파형은 변환전의 신호, 오른쪽의 파형은 변환후의 신호이다. 게이트 제어신호 SWP1, SWN1은, 도7(A)와 같이, VDD-GND의 신호가 VH-VL의 신호로 변환된다. 또한, 게이트 제어신호 SWP2 , SWP3은, 도7(B)와 같이 , VDD-GND의 신호가 VGH-VL의 신호로 변환된다. 더욱이, 게이트 제어신호 SWN2, SWN3은, 도7(C)과 같이 , VDD -GND의 신호가 VH-VGL의 신호로 변환된다.

이상 본 발명자에 의해서 이루어진 발명을 실시 예에 의거하여 구체적으로 설명하였으나, 본 발명은 상기 실시형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능한 것을 말할 필요도 없다. 예컨대, 상기 실시 예에서는, 전위설정 수단(122, 123)으로서 MOSFET Q5 , Q6;Q7, Q8로 이루어지는 트랜스미션 게이트를 사용하고 있으나, 한 쪽의 MOSFET만 예컨대 Q5와 Q8로 전위설정 수단(122, 123)을 구성하여도 좋다.

또한, 스위치 소자로서의 MOSFET Q5, Q6;Q7, Q8 대신에, 순방향 전압이 전원전압VGH-VH나 VL-VGL에 따라 적절히 설정된 다이오드를 이용하여도 좋다. 여기에서, MOSFET 대신에 순방향전압이 전원전압VGH-VH 이나 VL-VGL에 비해 작은 다이오드를 사용할 경우에는, 복수의 다이오드를 직렬 접속한 것을 이용하여도 좋다.

더욱이, 본 발명을 외부 버스에 접속되는 트리 스테이트(tri-state)의 출력 버퍼(buffer)를 갖는 반도체 집적회로에 적용할 수도 있다. 그 경우, 도3에 있어서의 출력제어 논리회로(121)를, 출력해야 할 신호와 출력의 상태를 지정하는 제어 신호를 입력으로 하는 논리회로와 레벨시프트 회로로 구성한다. 그리고, 출력을 하이(high) 임피던스 상태로 하고 싶을 경우에는, 논리회로에 의해서 출력단의 MOSFET Q1∼Q4를 전부 오프(off)시키는 신호를 생성하고, 그 신호를 레벨시프트 회로로 변환해서 게이트 제어신호 SWP1, SWP2, SWN1, SWN2 로서 Q1∼Q4를 제어시키도록 하면 좋다.

또한, 이 경우에도, SWP1, SWP2, SWN1, SWN2의 타이밍을 적의조정함으로써 출력이 VGH 또는 VGL로부터 일단 VH 또는 VL을 경유해서 하이(high)임피던스 상태 로 이행하도록 제어된다. 또한, 이러한 트리 스테이트(tri-state)의 출력버퍼에 있어서, Q1∼Q4를 전부 오프(off)시키는 동안, 전위설정 수단(122, 123)의 스위치 소자Q5∼Q8을 전부 온(on)상태로 시킴으로써 Q1∼Q4에 내압이상의 전압이 걸리지 않도록 할 수가 있다.

이상의 설명에서는 주로 하여 본 발명자에 의해서 이루어진 발명을 그 배경이 된 이용 분야에서 어떤 TFT액정 패널을 구동하는 액정 컨트롤 드라이버IC에 적용했을 경우에 대해서 설명하였다. 본 발명은, 그와 같은 IC에 한정되는 것이 아니고, 직렬형태의 복수의 트랜지스터를 구비해 고전위차의 신호를 출력하는 출력 회로나 출력 버퍼(buffer)를 갖는 반도체 집적 회로 일반에 적용할 수가 있다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 하기와 같다.

즉, 본 발명을 따르면, 고전위차의 신호를 출력하는 출력 회로를 갖는 반도체집적 회로에 있어서, 출력 회로를 저내압의 소자에서 구성하여 고내압 프로세스를 사용하지 않고 제조 가능하게 해서 저코스트화를 달성하는 동시에, 출력 회로의 동작 속도를 향상시켜, 소비 전력을 저감시킬 수 있다고 하는 효과가 있다.

Claims (10)

1. 제1의 전원전압이 인가되는 제1의 전원전압단자와 제2의 전원전압이 인가되는 제2의 전원전압단자와의 사이에 직렬로 접속된 복수의 트랜지스터를 갖는 출력 회로를 구비한 반도체집적회로에 있어서,

   상기 복수의 트랜지스터의 어느 하나의 접속 노드에는, 해당 접속 노드에 접속되어 있는 2개의 트랜지스터가 함께 오프(off)상태로 되어 있을 때에 해당 접속 노드의 전위를 상기 제1의 전원전압의 전위와 상기 제2의 전원전압의 전위의 사이의 전위로 설정하는 전위설정 수단이 접속되고,

   상기 복수의 트랜지스터의 각각 내압은, 상기 제1의 전원전압과 상기 제2의 전원전압의 전위차보다도 작으며,

   상기 전위설정 수단은, 제1의 도전형의 트랜지스터와 제2의 도전형의 트랜지스터가 병렬 접속된 스위치 회로인 것을 특징으로 하는 반도체집적회로.
2. 제1항에 있어서,

   상기 직렬로 접속된 복수의 트랜지스터는, 제1의 도전형의 제1 및 제2트랜지스터와 제2의 도전형의 제3 및 제4트랜지스터로 이루어지고, 상기 제1트랜지스터와 제2트랜지스터와의 접속 노드에 제1의 전위설정 수단이 접속되고, 상기 제3트랜지스터와 제4트랜지스터와의 접속 노드에 제2의 전위설정 수단이 접속되며, 상기 제2트랜지스터와 제3트랜지스터와의 접속 노드는 출력단자에 접속되어 있는 것을 특징으로 하는 반도체집적회로.
3. 제2항에 있어서,

   상기 복수의 트랜지스터는 절연 게이트형 전계효과 트랜지스터이며,

   상기 제1의 전위설정 수단은, 상기 제1트랜지스터와 제2트랜지스터와의 접속 노드 및 상기 제2트랜지스터의 기체를, 상기 제1의 전원전압의 전위와 상기 제2의 전원전압의 전위의 사이의 제1전위로 설정하고,

   상기 제2의 전위설정 수단은, 상기 제3트랜지스터와 제4트랜지스터와의 접속 노드 및 상기 제3트랜지스터의 기체를, 상기 제1전위와 상기 제2의 전원전압의 전위의 사이의 제2전위로 설정하는 것을 특징으로 하는 반도체집적회로.
4. 제1항 내지 제3항중 어느 한 항에 있어서,

   상기 복수의 트랜지스터는, 제1의 진폭의 입력 신호를 해당 제1의 진폭보다도 큰 제2의 진폭의 신호로 변환하는 레벨 변환 회로에 의해 변환된 신호에 의해 각각 제어되도록 구성되어 있는 것을 특징으로 하는 반도체집적회로.
5. 삭제
6. 액정 패널의 주사선에 인가되어야 할 구동 신호를 생성하는 주사선 구동 회로를 탑재한 액정 패널의 상기 주사선 구동 회로에 공급되는 신호를 출력하는 출력 회로를 내장한 액정표시구동용 반도체집적회로이며,

   상기 출력 회로는, 제1의 전원전압이 인가되는 제1의 전원전압단자와 제2의 전원전압이 인가되는 제2의 전원전압단자와의 사이에 직렬로 접속된 복수의 트랜지스터를 갖는 출력회로를 구비하고,

   상기 복수의 트랜지스터의 어느 하나의 접속 노드에는, 해당 접속 노드에 접속되어 있는 2개의 트랜지스터가 함께 오프(off)상태로 되어 있을 때에 해당 접속 노드의 전위를 상기 제1의 전원전압의 전위와 상기 제2의 전원전압의 전위의 사이의 전위로 설정하는 전위설정 수단이 접속되며,

   상기 복수의 트랜지스터는 각각 내압이 상기 제1의 전원전압과 상기 제2의 전원전압의 전위차이보다도 작고,

   상기 전위설정 수단은, 제1의 도전형의 트랜지스터와 제2의 도전형의 트랜지스터가 병렬 접속된 스위치 회로인 것을 특징으로 하는 액정표시 구동용 반도체집적회로.
7. 제6항에 있어서,

   상기 직렬로 접속된 복수의 트랜지스터는, 제1의 도전형의 제1 및 제2트랜지스터와 제2의 도전형의 제3 및 제4트랜지스터로 이루어지고,

   상기 제1트랜지스터와 제2트랜지스터와의 접속 노드에 제1의 전위설정 수단이 접속되고, 상기 제3트랜지스터와 제4트랜지스터와의 접속 노드에 제2의 전위설정 수단이 접속되며,

   상기 제2트랜지스터와 제3트랜지스터와의 접속 노드는 출력단자에 접속되어 있는 것을 특징으로 하는 액정표시 구동용 반도체집적회로.
8. 제7항에 있어서,

   상기 복수의 트랜지스터는, 절연 게이트형 전계효과 트랜지스터이며,

   상기 제1의 전위설정 수단은, 상기 제1트랜지스터와 제2트랜지스터와의 접속 노드 및 상기 제2트랜지스터의 기체를, 상기 제1의 전원전압의 전위와 상기 제2의 전원전압의 전위의 사이의 제1전위로 설정하고,

   상기 제2의 전위설정 수단은, 상기 제3트랜지스터와 제4트랜지스터와의 접속 노드 및 상기 제3트랜지스터의 기체를, 상기 제1전위와 상기 제2의 전원전압의 전위의 사이의 제2전위로 설정하는 것을 특징으로 하는 액정표시 구동용 반도체집적회로.
9. 제6항 내지 제8항중 어느 한 항에 있어서,

   상기 복수의 트랜지스터는, 제1의 진폭의 입력 신호를 해당 제1의 진폭보다도 큰 제2의 진폭의 신호로 변환하는 레벨 변환 회로에 의해 변환된 신호에 의해서 각각 제어되도록 구성되어 있는 것을 특징으로 하는 액정표시 구동용 반도체집적회로.
10. 삭제

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