JPH0815256B2 - インバータ回路 - Google Patents
インバータ回路Info
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- JPH0815256B2 JPH0815256B2 JP5105254A JP10525493A JPH0815256B2 JP H0815256 B2 JPH0815256 B2 JP H0815256B2 JP 5105254 A JP5105254 A JP 5105254A JP 10525493 A JP10525493 A JP 10525493A JP H0815256 B2 JPH0815256 B2 JP H0815256B2
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- mos transistor
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路（ＩＣ）
に内蔵されるインバータ回路に関し、特に液晶デスプレ
イ、密着イメージセンサ、液晶シャッタおよび蛍光表示
管の周辺駆動回路に用いられるインバータ回路に関す
る。
に内蔵されるインバータ回路に関し、特に液晶デスプレ
イ、密着イメージセンサ、液晶シャッタおよび蛍光表示
管の周辺駆動回路に用いられるインバータ回路に関す
る。
【０００２】
【従来の技術】上記した液晶デスプレイ、密着イメージ
センサ、液晶シャッタおよび蛍光表示管等においては小
型化や低コスト化および高信頼性を目的として駆動回路
をこれらの表示素子と一体化して作製する技術がある。
例えば「液晶ディスプレイ」（テレビジョン学会編、１
９８５．７．３０昭文堂発行、２１９〜２２０）および
「カラー液晶ディスプレイ」小林駿助編著、１９９０．
１２．１４産業図書発行、１６２〜１６３）に記載され
ている。すなわち、画素電極と周辺駆動回路とを同一基
板上に作製することにより相互の接続端子数および外部
回路を駆動するＩＣの使用数を大幅に削減することが可
能であり、さらに大面積で高密度なＩＣチップに対する
ボンディング工程の限界から生ずる信頼性上の問題点を
解決できるというコンセプトに基づくものである。
センサ、液晶シャッタおよび蛍光表示管等においては小
型化や低コスト化および高信頼性を目的として駆動回路
をこれらの表示素子と一体化して作製する技術がある。
例えば「液晶ディスプレイ」（テレビジョン学会編、１
９８５．７．３０昭文堂発行、２１９〜２２０）および
「カラー液晶ディスプレイ」小林駿助編著、１９９０．
１２．１４産業図書発行、１６２〜１６３）に記載され
ている。すなわち、画素電極と周辺駆動回路とを同一基
板上に作製することにより相互の接続端子数および外部
回路を駆動するＩＣの使用数を大幅に削減することが可
能であり、さらに大面積で高密度なＩＣチップに対する
ボンディング工程の限界から生ずる信頼性上の問題点を
解決できるというコンセプトに基づくものである。
【０００３】これら液晶表示素子の周辺駆動回路は、通
常シフトレジスタ回路、出力バッファ回路およびスイッ
チを含んでいる。さらに、シフトレジスタ回路にはイン
バータ回路とスイッチが備えられ、出力バッファ回路は
インバータ回路を多段接続して構成されている。これら
シフトレジスタ回路および出力バッファ回路に使用され
ているインバータ回路は、周辺駆動回路の最も基本的な
構成要素となっている。図４を参照すると、この図に示
した従来のインバータ回路は入力端子１０と出力端子２
０とＰチャネル型絶縁ゲート電界効果トランジスタ（Ｐ
型ＭＯＳトランジスタ）Ｐ１とＮチャネル型絶縁ゲート
電界効果トランジスタ（Ｎ型ＭＯＳトランジスタ）Ｎ２
とを備え、電源電位ＶＤＤにソース電極が接続されたＰ
型ＭＯＳトランジスタＰ１のドレイン電極が出力端子２
０とＮ型ＭＯＳトランジスタＮ２のドレイン電極とに各
々共通接続され、Ｎ型ＭＯＳトランジスタＮ２のソース
電極は接地電位に接続され、各々のゲート電極が入力端
子１０に共通接続されている。これらＭＯＳトランジス
タには多結晶シリコン薄膜トランジスタ（ｐ−ＳｉＦＥ
Ｔ）が用いられている。
常シフトレジスタ回路、出力バッファ回路およびスイッ
チを含んでいる。さらに、シフトレジスタ回路にはイン
バータ回路とスイッチが備えられ、出力バッファ回路は
インバータ回路を多段接続して構成されている。これら
シフトレジスタ回路および出力バッファ回路に使用され
ているインバータ回路は、周辺駆動回路の最も基本的な
構成要素となっている。図４を参照すると、この図に示
した従来のインバータ回路は入力端子１０と出力端子２
０とＰチャネル型絶縁ゲート電界効果トランジスタ（Ｐ
型ＭＯＳトランジスタ）Ｐ１とＮチャネル型絶縁ゲート
電界効果トランジスタ（Ｎ型ＭＯＳトランジスタ）Ｎ２
とを備え、電源電位ＶＤＤにソース電極が接続されたＰ
型ＭＯＳトランジスタＰ１のドレイン電極が出力端子２
０とＮ型ＭＯＳトランジスタＮ２のドレイン電極とに各
々共通接続され、Ｎ型ＭＯＳトランジスタＮ２のソース
電極は接地電位に接続され、各々のゲート電極が入力端
子１０に共通接続されている。これらＭＯＳトランジス
タには多結晶シリコン薄膜トランジスタ（ｐ−ＳｉＦＥ
Ｔ）が用いられている。
【０００４】再び図４を参照すると、Ｐ型ＭＯＳトラン
ジスタＰ１はゲート電極に供給される電圧がＶＤＤ−
（Ｐ型ＭＯＳトランジスタＰ１のしきい値電圧の絶対
値）以下になるとソース電極からドレイン電極にオン
（ＯＮ）電流が流れ始め、Ｎ型トランジスタＮ２はゲー
ト電極の電位がそのしきい値電圧以上になるとＯＮ電流
が流れはじめる。したがって入力信号がハイ（Ｈ）レベ
ルのときはＰ型ＭＯＳトランジスタＰ１はオフ（ＯＦ
Ｆ）状態、Ｎ型ＭＯＳトランジスタＮ２はオン（ＯＮ）
状態となり出力端子２０にはＬレベルが供給され、入力
信号がロウ（Ｌ）レベルのときはＰ型ＭＯＳトランジス
タＰ１はＯＮ状態、Ｎ型ＭＯＳトランジスタＮ２はＯＦ
Ｆ状態となって出力端子２０にはＨレベルが供給され
る。
ジスタＰ１はゲート電極に供給される電圧がＶＤＤ−
（Ｐ型ＭＯＳトランジスタＰ１のしきい値電圧の絶対
値）以下になるとソース電極からドレイン電極にオン
（ＯＮ）電流が流れ始め、Ｎ型トランジスタＮ２はゲー
ト電極の電位がそのしきい値電圧以上になるとＯＮ電流
が流れはじめる。したがって入力信号がハイ（Ｈ）レベ
ルのときはＰ型ＭＯＳトランジスタＰ１はオフ（ＯＦ
Ｆ）状態、Ｎ型ＭＯＳトランジスタＮ２はオン（ＯＮ）
状態となり出力端子２０にはＬレベルが供給され、入力
信号がロウ（Ｌ）レベルのときはＰ型ＭＯＳトランジス
タＰ１はＯＮ状態、Ｎ型ＭＯＳトランジスタＮ２はＯＦ
Ｆ状態となって出力端子２０にはＨレベルが供給され
る。
【０００５】
【発明が解決しようとする課題】前述した周辺駆動回路
一体型液晶ディスプレイにおいては、各画素ごとにスイ
ッチング素子用のＮ型ＭＯＳトランジスタが配設され、
そのドレイン電極に画像信号線が接続されて約１２ボル
トのデータ信号が供給される。このデータ信号をソース
電極側に配設された電荷蓄積用コンデンサと画素電極と
に転送する必要がある。そのために、通常はパルス振幅
が約２０ボルト（１２ボルト＋Ｎ型ＭＯＳトランジスタ
のしきい値電圧Ｖｔｎ）のゲートパルスがＮ型ＭＯＳト
ランジスタのゲート電極に供給される。すなわち、周辺
駆動回路は電源電圧が２０ボルトで駆動されなければな
らない。
一体型液晶ディスプレイにおいては、各画素ごとにスイ
ッチング素子用のＮ型ＭＯＳトランジスタが配設され、
そのドレイン電極に画像信号線が接続されて約１２ボル
トのデータ信号が供給される。このデータ信号をソース
電極側に配設された電荷蓄積用コンデンサと画素電極と
に転送する必要がある。そのために、通常はパルス振幅
が約２０ボルト（１２ボルト＋Ｎ型ＭＯＳトランジスタ
のしきい値電圧Ｖｔｎ）のゲートパルスがＮ型ＭＯＳト
ランジスタのゲート電極に供給される。すなわち、周辺
駆動回路は電源電圧が２０ボルトで駆動されなければな
らない。
【０００６】図４に示した従来のインバータ回路を２０
ボルトで駆動したときの入出力の動作波形とＰ型ＭＯＳ
トランジスタＰ１およびＮ型ＭＯＳトランジスタＮ２の
ソース・ドレイン間電圧波形を図５に示す。入力電圧Ｖ
ｉｎが２０ボルトのときには（図５−（ａ））その出力
電圧Ｖｏｕｔは０ボルトで（図５−（ｂ））、Ｐ型ＭＯ
ＳトランジスタＰ１はＯＦＦ状態であるからそのソース
・ドレイン間電圧Ｖｄｓ（Ｐ１）は２０ボルトである
（図５−（ｃ））。入力電圧がＯボルトのときには（図
５−（ａ））、その出力電圧Ｖｏｕｔは２０ボルトで
（図５−（ｂ））、Ｎ型ＭＯＳトランジスタＮ２がＯＦ
Ｆ状態であるからそのソース・ドレイン間電圧Ｖｄｓ
（Ｎ２）は２０ボルトである（図５−（ｄ））。したが
って周辺駆動回路を安定に動作させるには、ソース。ド
レイン間耐圧は２０ボルト以上が要求される。
ボルトで駆動したときの入出力の動作波形とＰ型ＭＯＳ
トランジスタＰ１およびＮ型ＭＯＳトランジスタＮ２の
ソース・ドレイン間電圧波形を図５に示す。入力電圧Ｖ
ｉｎが２０ボルトのときには（図５−（ａ））その出力
電圧Ｖｏｕｔは０ボルトで（図５−（ｂ））、Ｐ型ＭＯ
ＳトランジスタＰ１はＯＦＦ状態であるからそのソース
・ドレイン間電圧Ｖｄｓ（Ｐ１）は２０ボルトである
（図５−（ｃ））。入力電圧がＯボルトのときには（図
５−（ａ））、その出力電圧Ｖｏｕｔは２０ボルトで
（図５−（ｂ））、Ｎ型ＭＯＳトランジスタＮ２がＯＦ
Ｆ状態であるからそのソース・ドレイン間電圧Ｖｄｓ
（Ｎ２）は２０ボルトである（図５−（ｄ））。したが
って周辺駆動回路を安定に動作させるには、ソース。ド
レイン間耐圧は２０ボルト以上が要求される。
【０００７】一方、トランジスタの短チャンネル化にと
もないホットキャリアの発生による特性の劣化が問題と
され、特にＮ型ＭＯＳトランジスタにおいて著しい。こ
のホットキャリアは、ソース電極からドレイン電極へ流
れる電子がドレイン電極近傍において強い電界で加速さ
れて大きなエネルギーを生じることから起る。ドレイン
電極近傍の強電界領域に注入された電子は、衝突電離に
よって電子、正孔対を多数発生させる。これらホットキ
ャリアは、過剰なドレイン電流となったり酸化膜中に注
入されたりする。その結果、ドレイン耐圧の劣化や、閾
値電圧の増加、相互コンダクタンスの低下を引き起こ
す。
もないホットキャリアの発生による特性の劣化が問題と
され、特にＮ型ＭＯＳトランジスタにおいて著しい。こ
のホットキャリアは、ソース電極からドレイン電極へ流
れる電子がドレイン電極近傍において強い電界で加速さ
れて大きなエネルギーを生じることから起る。ドレイン
電極近傍の強電界領域に注入された電子は、衝突電離に
よって電子、正孔対を多数発生させる。これらホットキ
ャリアは、過剰なドレイン電流となったり酸化膜中に注
入されたりする。その結果、ドレイン耐圧の劣化や、閾
値電圧の増加、相互コンダクタンスの低下を引き起こ
す。
【０００８】一般的に、このホットキャリアが問題とな
ってくるのは、電圧５ボルトで駆動される単結晶シリコ
ンを用いたＩＣチップにおいてチャネル長が２μｍ以下
のときである。しかし、前述したように液晶ディスプレ
イの周辺駆動回路においては２０ボルト駆動が要求され
るため、５ボルト駆動のときには問題とならないような
チャネル長の領域（例えば４μｍ）においてもホットキ
ャリア発生の問題が生じる。この問題を解決するために
はドレイン電極の電界強度を弱くする構造、すなわち、
オフセット・ゲート構造もしくはＬＤＤ（Ｌｉｈｇｔｌ
ｙ ＤｏｐｅｄＤａｉｎ）構造を採用することが最も効
果的である。しかし、オフセット・ゲート構造の場合は
ＯＮ電流が小さくなるため、駆動回路の動作スピードを
考慮すると必ずしも理想的な構造ではない。また、ＬＤ
Ｄ構造を採用した場合はプロセス工程が増えるため歩留
りの低下を招来しコスト高になる。
ってくるのは、電圧５ボルトで駆動される単結晶シリコ
ンを用いたＩＣチップにおいてチャネル長が２μｍ以下
のときである。しかし、前述したように液晶ディスプレ
イの周辺駆動回路においては２０ボルト駆動が要求され
るため、５ボルト駆動のときには問題とならないような
チャネル長の領域（例えば４μｍ）においてもホットキ
ャリア発生の問題が生じる。この問題を解決するために
はドレイン電極の電界強度を弱くする構造、すなわち、
オフセット・ゲート構造もしくはＬＤＤ（Ｌｉｈｇｔｌ
ｙ ＤｏｐｅｄＤａｉｎ）構造を採用することが最も効
果的である。しかし、オフセット・ゲート構造の場合は
ＯＮ電流が小さくなるため、駆動回路の動作スピードを
考慮すると必ずしも理想的な構造ではない。また、ＬＤ
Ｄ構造を採用した場合はプロセス工程が増えるため歩留
りの低下を招来しコスト高になる。
【０００９】本発明の目的は、上述の問題点に鑑みなさ
れたものであり、動作スピードを低下させず、かつ製造
プロセス工程も増加させずに高耐圧で高信頼性を有する
インバータ回路を提供することにある。
れたものであり、動作スピードを低下させず、かつ製造
プロセス工程も増加させずに高耐圧で高信頼性を有する
インバータ回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の特徴は、ゲート
電極が入力端子と共通接続されたＰチャネル型絶縁ゲー
ト電界効果トランジスタおよびＮチャネル型絶縁ゲート
電界効果トランジスタが第１の電源電位および接地電位
間に直列接続の状態で挿入されされその直列接続点から
前記入力信号が反転されて出力されるインバータ回路に
おいて、前記第１の電源電位および前記接地電位間に第
１のＰチャネル型絶縁ゲート電界効果トランジスタと第
１のＮチャネル型絶縁ゲート電界効果トランジスタと第
２のＮチャネル型絶縁ゲート電界効果トランジスタとが
直列接続の状態で挿入され第２の電源電位と前記第１の
Ｎチャネル型絶縁ゲート電界効果トランジスタおよび前
記第２のＮチャネル型絶縁ゲート電界効果トランジスタ
の直列接続点との間に第２のＰチャネル型絶縁ゲート電
界効果トランジスタが挿入され、前記各絶縁ゲート電界
効果トランジスタのゲート電極が入力端子と共通接続さ
れ前記第１のＰチャネル型絶縁ゲート電界効果トランジ
スタおよび第１のＮチャネル型絶縁ゲート電界効果トラ
ンジスタの直列接続点が出力端子に接続されたことにあ
る。
電極が入力端子と共通接続されたＰチャネル型絶縁ゲー
ト電界効果トランジスタおよびＮチャネル型絶縁ゲート
電界効果トランジスタが第１の電源電位および接地電位
間に直列接続の状態で挿入されされその直列接続点から
前記入力信号が反転されて出力されるインバータ回路に
おいて、前記第１の電源電位および前記接地電位間に第
１のＰチャネル型絶縁ゲート電界効果トランジスタと第
１のＮチャネル型絶縁ゲート電界効果トランジスタと第
２のＮチャネル型絶縁ゲート電界効果トランジスタとが
直列接続の状態で挿入され第２の電源電位と前記第１の
Ｎチャネル型絶縁ゲート電界効果トランジスタおよび前
記第２のＮチャネル型絶縁ゲート電界効果トランジスタ
の直列接続点との間に第２のＰチャネル型絶縁ゲート電
界効果トランジスタが挿入され、前記各絶縁ゲート電界
効果トランジスタのゲート電極が入力端子と共通接続さ
れ前記第１のＰチャネル型絶縁ゲート電界効果トランジ
スタおよび第１のＮチャネル型絶縁ゲート電界効果トラ
ンジスタの直列接続点が出力端子に接続されたことにあ
る。
【００１１】また、前記第２の電源電位は前記第１の電
源電位の１／２倍の電位を供給することもできる。
源電位の１／２倍の電位を供給することもできる。
【００１２】
【実施例】本発明の実施例の回路図を示す図１およびそ
の動作説明用の波形図を示した図２を参照しながら説明
する。
の動作説明用の波形図を示した図２を参照しながら説明
する。
【００１３】図１を参照すると本発明のインバータ回路
は、入力端子１０と出力端子２０と（第１の）Ｐ型ＭＯ
ＳトランジスタＰ１および（第２の）Ｐ型ＭＯＳトラン
ジスタＰ２と（第１の）Ｎ型ＭＯＳトランジスタＮ１お
よび（第２の）Ｎ型ＭＯＳトランジスタＮ２とを備え、
（第１の）電源電位ＶＤＤおよび接地電位ＧＮＤ間にＰ
型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ
１とＮ型ＭＯＳトランジスタＮ２とが直列接続の状態で
挿入され、（第２の）電源電位１／２ＶＤＤとＮ型ＭＯ
ＳトランジスタＮ１およびＮ２の直列接続点との間にＰ
型ＭＯＳトランジスタＰ２が挿入され、各トランジスタ
Ｐ１、Ｐ２、Ｎ１、およびＮ２の各ゲート電極が入力端
子１０と共通接続され、Ｐ型ＭＯＳトランジスタＰ１お
よびＮ型ＭＯＳトランジスタＮ１の直列接続点が出力端
子２０に接続された構成を備える。
は、入力端子１０と出力端子２０と（第１の）Ｐ型ＭＯ
ＳトランジスタＰ１および（第２の）Ｐ型ＭＯＳトラン
ジスタＰ２と（第１の）Ｎ型ＭＯＳトランジスタＮ１お
よび（第２の）Ｎ型ＭＯＳトランジスタＮ２とを備え、
（第１の）電源電位ＶＤＤおよび接地電位ＧＮＤ間にＰ
型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ
１とＮ型ＭＯＳトランジスタＮ２とが直列接続の状態で
挿入され、（第２の）電源電位１／２ＶＤＤとＮ型ＭＯ
ＳトランジスタＮ１およびＮ２の直列接続点との間にＰ
型ＭＯＳトランジスタＰ２が挿入され、各トランジスタ
Ｐ１、Ｐ２、Ｎ１、およびＮ２の各ゲート電極が入力端
子１０と共通接続され、Ｐ型ＭＯＳトランジスタＰ１お
よびＮ型ＭＯＳトランジスタＮ１の直列接続点が出力端
子２０に接続された構成を備える。
【００１４】本実施例のインバータ回路は入力電圧が０
ボルトのときにＮ型ＭＯＳトランジスタＮ１およびＮ２
のソース・ドレイン間電圧Ｖｄｓ（Ｎ１）およびＶｄｓ
（Ｎ２）を電源電圧ＶＤＤの１／２に抑えることができ
る。すなわち、入力電圧が０ボルトのときＰ型ＭＯＳト
ランジスタＰ１がＯＮ状態となり出力電圧はＶＤＤにな
る。Ｐ型ＭＯＳトランジスタＰ２に供給される電源電圧
が１／２ＶＤＤとすると、入力電圧が０ボルトのときＰ
型ＭＯＳトランジスタＰ２がＯＮ状態となり、電圧１／
２ＶＤＤがＰ型ＭＯＳトランジスタＰ２を介してＮ型Ｍ
ＯＳトランジスタＮ１のソース電極に供給される。一
方、Ｎ型ＭＯＳトランジスタＮ１のドレイン電極は出力
端子２０に接続されているからＮ型ＭＯＳトランジスタ
Ｎ１のソース・ドレイン間電圧Ｖｄｓ（Ｎ１）は、ＶＤ
Ｄ−（１／２）・ＶＤＤ＝（１／２）・ＶＤＤとなる。
また、Ｎ型ＭＯＳトランジスタＮ２のソース電極は接地
電位ＧＮＤにドレイン電極はＮ型ＭＯＳトランジスタＮ
１のソース電極およびＰ型ＭＯＳトランジスタＰ２のド
レイン電極にそれぞれ共通接続されているので、Ｎ型Ｍ
ＯＳトランジスタＮ２のソース・ドレイン間電圧Ｖｄｓ
（Ｎ２）は、（１／２）・ＶＤＤ−０＝（１／２）・Ｖ
ＤＤとなる。
ボルトのときにＮ型ＭＯＳトランジスタＮ１およびＮ２
のソース・ドレイン間電圧Ｖｄｓ（Ｎ１）およびＶｄｓ
（Ｎ２）を電源電圧ＶＤＤの１／２に抑えることができ
る。すなわち、入力電圧が０ボルトのときＰ型ＭＯＳト
ランジスタＰ１がＯＮ状態となり出力電圧はＶＤＤにな
る。Ｐ型ＭＯＳトランジスタＰ２に供給される電源電圧
が１／２ＶＤＤとすると、入力電圧が０ボルトのときＰ
型ＭＯＳトランジスタＰ２がＯＮ状態となり、電圧１／
２ＶＤＤがＰ型ＭＯＳトランジスタＰ２を介してＮ型Ｍ
ＯＳトランジスタＮ１のソース電極に供給される。一
方、Ｎ型ＭＯＳトランジスタＮ１のドレイン電極は出力
端子２０に接続されているからＮ型ＭＯＳトランジスタ
Ｎ１のソース・ドレイン間電圧Ｖｄｓ（Ｎ１）は、ＶＤ
Ｄ−（１／２）・ＶＤＤ＝（１／２）・ＶＤＤとなる。
また、Ｎ型ＭＯＳトランジスタＮ２のソース電極は接地
電位ＧＮＤにドレイン電極はＮ型ＭＯＳトランジスタＮ
１のソース電極およびＰ型ＭＯＳトランジスタＰ２のド
レイン電極にそれぞれ共通接続されているので、Ｎ型Ｍ
ＯＳトランジスタＮ２のソース・ドレイン間電圧Ｖｄｓ
（Ｎ２）は、（１／２）・ＶＤＤ−０＝（１／２）・Ｖ
ＤＤとなる。
【００１５】上述のようにＮ型ＭＯＳトランジスタＮ１
およびＮ２のソース・ドレイン電極間電圧Ｖｄｓ（Ｎ
１）およびＶｄｓ（Ｎ２）は、入力電圧が０ボルトのと
きであっても駆動電圧ＶＤＤの１／２の電圧に抑えられ
る。したがって、チャネル長を短かくすることによりＮ
型ＭＯＳトランジスタのソース・ドレイン電極間耐圧が
駆動電圧よりも小さくなった場合でも、ホットキャリア
発生による特性の劣化が生じることがなく、高速性を保
持したままでその回路耐圧を向上させることができる。
およびＮ２のソース・ドレイン電極間電圧Ｖｄｓ（Ｎ
１）およびＶｄｓ（Ｎ２）は、入力電圧が０ボルトのと
きであっても駆動電圧ＶＤＤの１／２の電圧に抑えられ
る。したがって、チャネル長を短かくすることによりＮ
型ＭＯＳトランジスタのソース・ドレイン電極間耐圧が
駆動電圧よりも小さくなった場合でも、ホットキャリア
発生による特性の劣化が生じることがなく、高速性を保
持したままでその回路耐圧を向上させることができる。
【００１６】次に、本発明の実施例の動作を図１に併せ
て図２を参照しながら説明する。
て図２を参照しながら説明する。
【００１７】ガラス基板上にｐ−ＳｉＴＦＴを集積して
作製した図１に示す本実施例のインバータ回路は、入力
端子１０に電圧振幅ＶＤＤのＨレベルのパルス信号が供
給されると、Ｐ型ＭＯＳトランジスタＰ１およびＰ２は
ＯＦＦ状態となり、Ｎ型ＭＯＳトランジスタＮ１および
Ｎ２はそれぞれＯＮ状態となって出力端子２０にはその
反転信号であるＬレベルのパルス信号が出力される（図
２−ＶｉｎおよびＶｏｕｔ）。入力電圧Ｖｉｎが０ボル
トのときはＰ型ＭＯＳトランジスタＰ１およびＰ２はＯ
Ｎ状態となり、Ｎ型ＭＯＳトランジスタＮ１およびＮ２
はそれぞれＯＦＦ状態となって出力端子２０にはその反
転信号であるＨレベルのパルス信号が出力される（図２
−ＶｉｎおよびＶｏｕｔ）。一方、入力電圧ＶｉｎがＨ
レベルからＬレベルに変化すると、Ｎ型ＭＯＳトランジ
スタＮ１およびＮ２はＯＦＦ状態に遷移するのに対し
て、Ｐ型ＭＯＳトランジスタＰ１のドレイン電極は電源
電位ＶＤＤに上昇しＰ型ＭＯＳトランジスタＰ２のドレ
イン電極は１／２ＶＤＤレベルに上昇する。そのためＮ
型ＭＯＳトランジスタＮ２のソース・ドレイン間耐圧Ｖ
ｄｓ（Ｎ２）は、０ボルトから（１／２）・ＶＤＤレベ
ルに変化する。
作製した図１に示す本実施例のインバータ回路は、入力
端子１０に電圧振幅ＶＤＤのＨレベルのパルス信号が供
給されると、Ｐ型ＭＯＳトランジスタＰ１およびＰ２は
ＯＦＦ状態となり、Ｎ型ＭＯＳトランジスタＮ１および
Ｎ２はそれぞれＯＮ状態となって出力端子２０にはその
反転信号であるＬレベルのパルス信号が出力される（図
２−ＶｉｎおよびＶｏｕｔ）。入力電圧Ｖｉｎが０ボル
トのときはＰ型ＭＯＳトランジスタＰ１およびＰ２はＯ
Ｎ状態となり、Ｎ型ＭＯＳトランジスタＮ１およびＮ２
はそれぞれＯＦＦ状態となって出力端子２０にはその反
転信号であるＨレベルのパルス信号が出力される（図２
−ＶｉｎおよびＶｏｕｔ）。一方、入力電圧ＶｉｎがＨ
レベルからＬレベルに変化すると、Ｎ型ＭＯＳトランジ
スタＮ１およびＮ２はＯＦＦ状態に遷移するのに対し
て、Ｐ型ＭＯＳトランジスタＰ１のドレイン電極は電源
電位ＶＤＤに上昇しＰ型ＭＯＳトランジスタＰ２のドレ
イン電極は１／２ＶＤＤレベルに上昇する。そのためＮ
型ＭＯＳトランジスタＮ２のソース・ドレイン間耐圧Ｖ
ｄｓ（Ｎ２）は、０ボルトから（１／２）・ＶＤＤレベ
ルに変化する。
【００１８】これはＰ型ＭＯＳトランジスタＰ２がＯＮ
状態になることによって、そのドレイン電極に接続され
たＮ型ＭＯＳトランジスタＮ２のドレイン電極が強制的
に（１／２）・ＶＤＤにバイアスされるためである。ま
た、Ｎ型ＭＯＳトランジスタＮ１のソース・ドレイン間
電圧Ｖｄｓ（Ｎ１）もＮ型ＭＯＳトランジスタＮ２のソ
ース・ドレイン間電圧Ｖｄｓ（Ｎ２）と同様に、入力電
圧ＶｉｎのＨレベルからＬレベルへの変化（図２−
（ａ））に応答して０ボルトから（１／２）・ＶＤＤレ
ベルに変化するが（図２−（ｃ））、その過渡状態にお
いては（１／２）・ＶＤＤレベルを越える状態が存在す
る。これは、Ｐ型ＭＯＳトランジスタＰ２の動作速度に
依存する。すなわち、Ｐ型ＭＯＳトランジスタＰ１およ
びＰ２のトランジスタサイズＷp／ＬP（Ｗp；チャネル
幅、ＬP；チャネル長）を等しく設計した場合、Ｐ型Ｍ
ＯＳトランジスタＰ１およびＰ２の動作速度を比較する
と、駆動電圧が（１／２）・ＶＤＤであるＰ型ＭＯＳト
ランジスタＰ２の方がＰ型ＭＯＳトランジスタＰ１より
もその動作速度は遅い。その結果、出力電圧Ｖｏｕｔの
Ｈレベル（図２−（ｂ））への立ち上がり時間よりもＮ
型ＭＯＳトランジスタＮ２のソース・ドレイン間電圧Ｖ
ｄｓ（Ｎ１）の立ち上がり時間の方が大きくなり（図２
−（ｄ））、その立ち上がり時間の差によってＮ型ＭＯ
ＳトランジスタＮ１のソース・ドレイン間電圧Ｖｄｓ
（Ｎ１）はオーバーシュートＯＳを持った波形を示す
（図２−（ｃ）のＯＳ）。このオーバーシュートＯＳ部
分はＰ型ＭＯＳトランジスタＰ２のトランジスタサイズ
を最適化することによりその発生を抑えることができ
る。
状態になることによって、そのドレイン電極に接続され
たＮ型ＭＯＳトランジスタＮ２のドレイン電極が強制的
に（１／２）・ＶＤＤにバイアスされるためである。ま
た、Ｎ型ＭＯＳトランジスタＮ１のソース・ドレイン間
電圧Ｖｄｓ（Ｎ１）もＮ型ＭＯＳトランジスタＮ２のソ
ース・ドレイン間電圧Ｖｄｓ（Ｎ２）と同様に、入力電
圧ＶｉｎのＨレベルからＬレベルへの変化（図２−
（ａ））に応答して０ボルトから（１／２）・ＶＤＤレ
ベルに変化するが（図２−（ｃ））、その過渡状態にお
いては（１／２）・ＶＤＤレベルを越える状態が存在す
る。これは、Ｐ型ＭＯＳトランジスタＰ２の動作速度に
依存する。すなわち、Ｐ型ＭＯＳトランジスタＰ１およ
びＰ２のトランジスタサイズＷp／ＬP（Ｗp；チャネル
幅、ＬP；チャネル長）を等しく設計した場合、Ｐ型Ｍ
ＯＳトランジスタＰ１およびＰ２の動作速度を比較する
と、駆動電圧が（１／２）・ＶＤＤであるＰ型ＭＯＳト
ランジスタＰ２の方がＰ型ＭＯＳトランジスタＰ１より
もその動作速度は遅い。その結果、出力電圧Ｖｏｕｔの
Ｈレベル（図２−（ｂ））への立ち上がり時間よりもＮ
型ＭＯＳトランジスタＮ２のソース・ドレイン間電圧Ｖ
ｄｓ（Ｎ１）の立ち上がり時間の方が大きくなり（図２
−（ｄ））、その立ち上がり時間の差によってＮ型ＭＯ
ＳトランジスタＮ１のソース・ドレイン間電圧Ｖｄｓ
（Ｎ１）はオーバーシュートＯＳを持った波形を示す
（図２−（ｃ）のＯＳ）。このオーバーシュートＯＳ部
分はＰ型ＭＯＳトランジスタＰ２のトランジスタサイズ
を最適化することによりその発生を抑えることができ
る。
【００１９】次に、本実施例で作製したＮ型ＭＯＳトラ
ンジスタのソース・ドレイン間耐圧ＢＶｄｓのチャネル
長依存性を示す図３を参照すると、ソース・ドレイン間
耐圧ＢＶｄｓはゲート電圧が０ボルトのとき、そのドレ
イン電流Ｉｄが１μＡとなるように定義してある。この
図３に示す特性曲線からＮ型ＭＯＳトランジスタＮ１お
よびＮ２のチャネル長を決定した。すなわち、駆動電圧
ＶＤＤ＝２０ボルトのとき本実施例のインバータ回路で
はＮ型ＭＯＳトランジスタに要求される耐圧ＢＶｄｓは
１０ボルトより大であることから、その条件を満たすチ
ャネル長Ｌｎ＝３μｍとした。また、Ｐ型ＭＯＳトラン
ジスタＰ１およびＰ２のチャネル長はＬｐ＝２μｍで設
計した。
ンジスタのソース・ドレイン間耐圧ＢＶｄｓのチャネル
長依存性を示す図３を参照すると、ソース・ドレイン間
耐圧ＢＶｄｓはゲート電圧が０ボルトのとき、そのドレ
イン電流Ｉｄが１μＡとなるように定義してある。この
図３に示す特性曲線からＮ型ＭＯＳトランジスタＮ１お
よびＮ２のチャネル長を決定した。すなわち、駆動電圧
ＶＤＤ＝２０ボルトのとき本実施例のインバータ回路で
はＮ型ＭＯＳトランジスタに要求される耐圧ＢＶｄｓは
１０ボルトより大であることから、その条件を満たすチ
ャネル長Ｌｎ＝３μｍとした。また、Ｐ型ＭＯＳトラン
ジスタＰ１およびＰ２のチャネル長はＬｐ＝２μｍで設
計した。
【００２０】本実施例のインバータ回路を用いて液晶デ
ィスプレイ用の垂直走査回路を作製した結果、電源電位
ＶＤＤ＝２０ボルト、クロック周波数ｆ＝１ＭＨｚの条
件下で１５００分の連続動作試験後においても、その動
作速度劣化は認められなかった。
ィスプレイ用の垂直走査回路を作製した結果、電源電位
ＶＤＤ＝２０ボルト、クロック周波数ｆ＝１ＭＨｚの条
件下で１５００分の連続動作試験後においても、その動
作速度劣化は認められなかった。
【００２１】
【発明の効果】以上説明したように、本発明のインバー
タ回路は、液晶ディスプレイ、密着型イメージセンサ、
液晶シャッタ、および蛍光表示管等に用いられる周辺駆
動回路の高速性を維持しつつ回路の耐圧を約２倍に高め
ることができる。したがって、本発明によるインバータ
回路は画像入出力デバイスの走査回路の構成要素として
極めて有効である。
タ回路は、液晶ディスプレイ、密着型イメージセンサ、
液晶シャッタ、および蛍光表示管等に用いられる周辺駆
動回路の高速性を維持しつつ回路の耐圧を約２倍に高め
ることができる。したがって、本発明によるインバータ
回路は画像入出力デバイスの走査回路の構成要素として
極めて有効である。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示した実施例の動作を説明するための波
形図である。
形図である。
【図３】Ｎ型ＭＯＳトランジスタのソース・ドレイン間
耐圧ＢＶｄｓのチャネル長依存性を示す図である。
耐圧ＢＶｄｓのチャネル長依存性を示す図である。
【図４】従来のインバータ回路を示す回路図である。
【図５】図５に示した従来例の動作を説明するための波
形図である。
形図である。
Ｐ１〜Ｐ２ Ｐ型ＭＯＳトランジスタ Ｎ１〜Ｎ２ Ｎ型ＭＯＳトランジスタ Ｖｄｓ（Ｐ１） Ｐ型ＭＯＳトランジスタＰ１のソー
ス・ドレイン間耐圧 Ｖｄｓ（Ｐ２） Ｐ型ＭＯＳトランジスタＰ２のソー
ス・ドレイン間耐圧 Ｖｄｓ（Ｎ１） Ｎ型ＭＯＳトランジスタＮ１のソー
ス・ドレイン間耐圧 Ｖｄｓ（Ｎ２） Ｎ型ＭＯＳトランジスタＮ２のソー
ス・ドレイン間耐圧 Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧 １０ 入力端子 ２０ 出力端子
ス・ドレイン間耐圧 Ｖｄｓ（Ｐ２） Ｐ型ＭＯＳトランジスタＰ２のソー
ス・ドレイン間耐圧 Ｖｄｓ（Ｎ１） Ｎ型ＭＯＳトランジスタＮ１のソー
ス・ドレイン間耐圧 Ｖｄｓ（Ｎ２） Ｎ型ＭＯＳトランジスタＮ２のソー
ス・ドレイン間耐圧 Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧 １０ 入力端子 ２０ 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 19/0948
Claims (2)
- 【請求項１】 第１の電源電位および接地電位間に第１
のＰチャネル型絶縁ゲート電界効果トランジスタと第１
のＮチャネル型絶縁ゲート電界効果トランジスタと第２
のＮチャネル型絶縁ゲート電界効果トランジスタとが直
列接続の状態で挿入され、第２の電源電位と前記第１の
Ｎチャネル型絶縁ゲート電界効果トランジスタおよび前
記第２のＮチャネル型絶縁ゲート電界効果トランジスタ
との直列接続点との間に第２のＰチャネル型絶縁ゲート
電界効果トランジスタが挿入され、前記各絶縁ゲート電
界効果トランジスタのゲート電極が入力端子と共通接続
され、前記第１のＰチャネル型絶縁ゲート電界効果トラ
ンジスタおよび第１のＮチャネル型絶縁ゲート電界効果
トランジスタの直列接続点が出力端子に接続されたこと
を特徴とするインバータ回路。 - 【請求項２】 前記第２の電源電位は前記第１の電源電
位の１／２倍の電位が供給されることを特徴とする請求
項１に記載のインバータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105254A JPH0815256B2 (ja) | 1993-05-06 | 1993-05-06 | インバータ回路 |
| US08/218,125 US5457420A (en) | 1993-03-26 | 1994-03-25 | Inverter circuit and level shifter circuit for providing a high voltage output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105254A JPH0815256B2 (ja) | 1993-05-06 | 1993-05-06 | インバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318858A JPH06318858A (ja) | 1994-11-15 |
| JPH0815256B2 true JPH0815256B2 (ja) | 1996-02-14 |
Family
ID=14402522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105254A Expired - Lifetime JPH0815256B2 (ja) | 1993-03-26 | 1993-05-06 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815256B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3718687B2 (ja) * | 2002-07-09 | 2005-11-24 | 独立行政法人 宇宙航空研究開発機構 | インバータ、半導体論理回路、スタティックランダムアクセスメモリ、及びデータラッチ回路 |
| JP4831657B2 (ja) * | 2005-05-18 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | 液晶表示駆動用半導体集積回路 |
| TWI722830B (zh) * | 2020-03-13 | 2021-03-21 | 聯陽半導體股份有限公司 | 提供高驅動電壓的閘極驅動電路 |
-
1993
- 1993-05-06 JP JP5105254A patent/JPH0815256B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06318858A (ja) | 1994-11-15 |
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