CN102651208B - 一种栅极驱动电路及显示器 - Google Patents

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Abstract

本发明提供一种栅极驱动电路及显示器，该栅极驱动电路包括多个级联的移位寄存器，所述移位寄存器包括：信号输出电路、信号输入电路、反向电路和逻辑电路，信号输出电路接收来自外部电路的正向时钟信号，信号输出电路包括时钟晶体管和电平晶体管，时钟晶体管输出时钟信号，电平晶体管输出恒低电平信号；信号输入电路接收前一移位寄存器的输出信号，并使时钟晶体管导通；反向电路接收来自外部电路的反向时钟信号，使时钟晶体管截止，同时使电平晶体管导通；逻辑电路在电平晶体管导通前，使时钟晶体管保持导通。该栅极驱动电路功耗低，抗干扰能力强，输出波形稳定。

Description

一种栅极驱动电路及显示器
技术领域
本发明属于显示器领域，具体涉及一种用于薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，简称TFT-LCD)的栅极驱动电路及显示器。
背景技术
在TFT-LCD中，显示每一帧画面的基本原理是通过源极驱动器(source driver)将每一行像素所需的数据信号依次从上往下输出，同时，栅极驱动器(gate driver)依次从上到下对每一行像素栅极输入一定宽度的方波进行选通。
传统的方法是将栅极驱动集成电路(gate driver IC)和源极驱动集成电路(source driver IC)通过COG(Chip on Glass)工艺邦线(bounding)在玻璃面板上。然而，在实际生产过程中，当TFT-LCD的分辨率较高时，栅极驱动的输出较多，而且会增加栅极驱动集成电路的长度，这不仅增加了COG(Chip on Glass)工艺的难度，而且降低了产品的良率。
为此，相关技术人员提出了阵列基板行驱动(Gate Driver onArray，以下简称GOA)技术，其是将栅极驱动集成电路通过阵列工艺制作在玻璃面板上，这不仅可以降低生产成本，增加面板的可靠性，而且对于小尺寸的TFT-LCD而言，还可以减小集成电路绑定(ICbounding)的难度。
移位寄存器是GOA技术中用于产生栅极所需波形的栅极驱动电路。图1为现有的移位寄存器的电路原理图。请参阅图1，移位寄存器包括四个晶体管和两个电容，每个晶体管均包括栅极、源极和漏极。其中，第一晶体管T1的漏极、第二晶体管T2的源极、第三晶体管T3的栅极、第一电容C1和第二电容C2交汇形成节点P。第一晶体管T1的栅极和源极连接，并作为移位寄存器的信号输入端STV，第一晶体管T1的漏极与第二晶体管T2的源极连接；第二晶体管T2的栅极与第四晶体管T4的栅极连接，并接收来自外部的重设信号Reset，第二晶体管T2的漏极接收来自外部电路的低电平信号Voff；第三晶体管T3的源极接收来自外部电路的第二时钟信号CLK2，第三晶体管T3的栅极与节点P连接，第三晶体管T3的漏极与第四晶体管T4的源极、第二电容C2连接，并作为移位寄存器的输出端Row；第四晶体管T4的栅极与第二晶体管T2的栅极连接，第四晶体管T4的漏极与第二晶体管T2的漏极连接，并接收来自外部电路的低电平信号Voff；第一电容C1的一端与第一时钟信号CLK1连接，另一端与节点P连接；第二电容C2的一端与节点P连接，另一端与第三晶体管T3的漏极、第四晶体管T4的源极连接。
然而，上述移位寄存器使用的钟频率较高，导致用于产生栅极所需波形的栅极驱动电路不仅功耗较高，抗干扰能力较弱，而且输出功率较小，毛刺较多、较大，有时还会出现悬空，导致输出波形不稳定。
发明内容
本发明要解决的技术问题就是针对现有技术中存在的上述缺陷，提供一种栅极驱动电路，其不仅功耗低，抗干扰能力强，而且波形稳定。
为此，本发明还提供一种显示器，其功耗低，抗干扰能力强。
解决上述技术问题的所采用的技术方案是提供一种栅极驱动电路，包括多个级联移位寄存器，所述移位寄存器包括：
信号输出电路，所述信号输出电路接收来自外部电路的正向时钟信号，所述信号输出电路包括时钟晶体管和电平晶体管，所述时钟晶体管在输出时钟信号，所述电平晶体管输出恒低电平信号；
信号输入电路，所述信号输入电路与所述时钟晶体管连接，其接收前一移位寄存器的输出信号，并使所述时钟晶体管导通；
反向电路，所述反向电路与所述时钟晶体管和电平晶体管连接，其接收来自外部电路的反向时钟信号，并使所述时钟晶体管截止，同时使所述电平晶体管导通；
逻辑电路，所述逻辑电路与所述时钟晶体管连接，其在所述电平晶体管导通前，使所述时钟晶体管保持导通。
其中，所述信号输入电路、所述信号输出电路、所述反向电路和所述逻辑电路交汇形成第一节点；所述信号输出电路和所述反向电路交汇形成第二节点。
其中，所述信号输出电路、所述信号输入电路和所述反向电路均是由MOS型晶体管组成。
其中，所述信号输入电路包括第一晶体管，所述第一晶体管的源极和栅极连接前一移位寄存器的输出信号；所述第一晶体管的漏极连接至所述第一节点。
其中，所述时钟晶体管包括第二晶体管，所述电平晶体管包括第三晶体管；所述第二晶体管的源极接收来自外部电路的正向时钟信号；所述第二晶体管的栅极连接至所述第一节点；所述第二晶体管的漏极与所述第三晶体管的源极连接，而且一并作为所述信号输出电路的输出端；所述第三晶体管的栅极连接至所述第二节点；所述第三晶体管的漏极接收来自外部电路的低电平信号。
其中，所述反向电路包括第四晶体管和第五晶体管，所述第四晶体管的源极接收来自外部电路的高电平信号；所述第四晶体管的栅极与所述第五晶体管的栅极连接，并均接收来自外部电路的反向时钟信号；所述第四晶体管的漏极连接至所述第二节点；所述第五晶体管的源极连接至所述第一节点；所述第五晶体管的漏极接收来自外部电路的低电平信号。
其中，所述逻辑电路包括电容，所述电容的一端连接至所述第一节点，所述电容的另一端连接与外部电路的低电平信号连接。
其中，还包括：保持电路，所述保持电路是在所述时钟晶体管导通时，确保所述电平晶体管保持截止。
其中，所述保持电路包括第六晶体管和第七晶体管，所述第六晶体管的源极和所述第七晶体管的源极连接，并连接至所述第二节点；所述第六晶体管的栅极连接至所述第一节点；所述第六晶体管的漏极与所述第七晶体管的漏极连接，并一并接收来自外部电路的低电平信号；所述第七晶体管的栅极接收来自外部电路的正向时钟信号。
本发明还提供一种显示器，包括栅极驱动电路，所述栅极驱动电路采用本发明提供的所述的栅极驱动电路。
本发明具有以下有益效果：
其一，本发明提供的栅极驱动电路的信号输入电路是接收前一移位寄存器的输出信号，并使所述时钟晶体管导通；而且，反向电路接收到来自外部电路的反向时钟信号后，使所述时钟晶体管截止，并使所述电平晶体管导通；从而降低了时钟频率，进而降低了栅极驱动电路的功耗，提高了栅极驱动电路的抗干扰能力。
其二，逻辑电路是在所述电平晶体管导通前，使所述时钟晶体管保持导通，减少了输出波形的毛刺，从而提高了栅极驱动电路输出波形的稳定性。
其三，本发明提供的栅极驱动电路使用的晶体管较少，即，采用较少的晶体管获了得栅极所需波形，从而降低了栅极驱动电路的成本。
因此，本发明提供的显示器在进行行扫描时，使用的时钟频率较低，从而降低了显示器的功耗，提高了显示器的抗干扰能力，进而提高了显示器的画面质量。另外，栅极驱动电路使用的晶体管较少，从而可以降低显示器的成本。
附图说明
图1为现有的移位寄存器的电路原理图；
图2为本发明实施例栅极驱动电路的结构框图；
图3为本发明实施例栅极驱动电路中的移位寄存器的电路原理图；
图4为本发明实施例栅极驱动电路中的移位寄存器的工作时序图；
图5为本发明实施例栅极驱动电路的输出波形图；
图6为本发明实施例显示器的结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的栅极驱动电路及显示器进行详细描述。
图2为本发明实施例栅极驱动电路的结构框图。请参阅图2，本实施例提供的栅极驱动电路包括多个具有相同电路结构的移位寄存器OUT1、OUT2和OUT3，多个移位寄存器级联，依次接收外部电路提供的正向时钟信号CLK和与该正向时钟信号CLK相反的反向时钟信号CLKB，后一移位寄存器的输入端STV连接前一移位寄存器的输出端OUTPUT。
图3为本发明实施例栅极驱动电路中的移位寄存器的电路原理图。请一并参阅图2和图3，每一移位寄存器均包括：
一信号输出电路32，其接收来自外部电路的正向时钟信号CLK，信号输出电路32包括时钟晶体管和电平晶体管，时钟晶体管输出时钟信号，电平晶体管输出恒低电平信号；
一信号输入电路31，信号输入电路31与时钟晶体管连接，其接收前一移位寄存器的输出信号，并使时钟晶体管导通；
一反向电路33，反向电路33与时钟晶体管和电平晶体管连接，其接收来自外部电路的反向时钟信号CLKB，同时使时钟晶体管截止，使电平晶体管导通；
一逻辑电路34，逻辑电路34与时钟晶体管连接，其在电平晶体管导通前，使时钟晶体管保持导通；以及
其中，信号输入电路31、信号输出电路32、反向电路33、逻辑电路34和保持电路35交汇形成第一节点P；信号输出电路32、反向电路33和保持电路35交汇形成第二节点Q。而且，信号输入电路31、信号输出电路32、反向电路33和保持电路35均是由NMOS型晶体管组成。
信号输入电路31包括第一晶体管M1，第一晶体管M1的源极与其栅极连接，并一并作为寄存器的输入端STV与前一移位寄存器的输出端(信号输出电路32的输出端)OUTPUT连接，以接收前一移位寄存器的输出信号；第一晶体管M1的漏极连接至第一节点P。
信号输出电路32中的时钟晶体管包括第二晶体管M2，电平晶体管包括第三晶体管M3；第二晶体管M2的源极接收来自外部电路的正向时钟信号CLK；第二晶体管M2的栅极连接至第一节点P；第二晶体管M2的漏极与第三晶体管M3的源极连接，而且一并作为寄存器的输出端OUTPUT；第三晶体管M3的栅极连接至第二节点Q；第三晶体管M3的漏极接收来自外部电路的低电平信号Vss。
反向电路33包括第四晶体管M4和第五晶体管M5，第四晶体管M4的源极接收来自外部电路的高电平信号Vdd；第四晶体管M4的栅极与第五晶体管M5的栅极连接，并均接收来自外部电路的反向时钟信号CLKB；第四晶体管M4的漏极连接至第二节点Q；第五晶体管M5的源极连接至第一节点P；第五晶体管M5的漏极接收来自外部电路的低电平信号Vss。
逻辑电路34包括电容C0，电容C0的一端连接至第一节点P，电容C0的另一端连接与外部电路的低电平信号Vss连接。
在第三晶体管M3截止时，逻辑电路34可以使第一节点P保持高电平，从而使第二晶体管M2保持导通，使信号输出电路输出稳定的时钟信号，进而使移位寄存器输出稳定的波形。
优选地，移位寄存器还包括：
一保持电路35，其是在时钟晶体管导通时，确保电平晶体管保持截止。
保持电路35包括第六晶体管M6和第七晶体管M7，第六晶体M6管的源极和第七晶体管M7的源极连接，并一并连接至第二节点Q；第六晶体管M6的栅极连接至第一节点P；第六晶体管M6的漏极与第七晶体管M7的漏极连接，并一并接收来自外部电路的低电平信号Vss；第七晶体管M7的栅极接收来自外部电路的正向时钟信号CLK。
本实施例借助保持电路35在第二晶体管M2导通时，使第三晶体管M3保持截止，从而可以避免因第三晶体管M3导通而影响信号输出电路输出的时钟信号，进而使移位寄存器输出稳定的波形。
图4为本发明实施例栅极驱动电路中的移位寄存器的工作时序图。请一并参阅图3和图4，在t1时间段之前，首先对反向时钟信号CLKB施加一高电平，使第五晶体管M5导通，电容C0放电，从而使第一节点P处于低电平，进而使第二晶体管M2断开。同时，第四晶体管M4导通，使第二节点Q处于高电平，从而使第三晶体管M3导通，移位寄存器输出低电平。
在t1时间段内，反向时钟信号CLKB输入低电平信号，第四晶体管M4和第五晶体管M5截止。移位寄存器的输入端STV接收起始信号，或称Input信号，起始信号为高电平信号，第一晶体管M1导通，电容C0充电，第一节点P处于高电平，从而使第六晶体管M6导通，确保第二节点Q处于低电平，第三晶体管M3截止；同时使第二晶体管M2导通，正向时钟信号CLK输出低电平时钟信号，移位寄存器的输出端Vout输出低电平。
在t2时间段内，反向时钟信号CLKB输入低电平信号，第四晶体管M4和第五晶体管M5截止。第一节点P由于电容C0被充电而仍处于高电平，第二晶体管M2和第六晶体管M6导通，第二节点Q处于低电平，第三晶体管M3截止。正向时钟信号CLK输出高电平时钟信号，移位寄存器的输出端Vout输出高电平；同时第七晶体管M7导通，第六晶体管M6和第七晶体管M7导通，可以确保第二节点Q处于低电平，从而可以确保第三晶体管M3截止，从而使移位寄存器的输出端Vout的输出信号与正向时钟信号CLK的输出同步，即正向时钟信号CLK为高电平时，移位寄存器的输出端Vout的输出为高电平，正向时钟信号CLK为低电平时，移位寄存器的输出端Vout的输出为低电平。
在t3时间段内，反向时钟信号CLKB输入低电平信号，第四晶体管M4和第五晶体管M5截止。第一节点P由于电容C0的原因而仍处于高电平，第二晶体管M2和第六晶体管M6导通，第二节点Q处于低电平，第三晶体管M3截止。正向时钟信号CLK输出低电平时钟信号，移位寄存器的输出端Vout输出低电平；同时第七晶体管M7截止，第六晶体管M6导通，可以确保第二节点Q处于低电平，第三晶体管M3截止。
在t4时间段内，正向时钟信号CLK输出低电平时钟信号，第七晶体管M7截止。反向时钟信号CLKB输入高电平信号，第四晶体管M4和第五晶体管M5导通。第五晶体管M5导通使得电容C0放电，第一节点P处于低电平，第二晶体管M2和第六晶体管M6截止。第四晶体管M4导通，第二节点Q处于高电平，第三晶体管M3导通，移位寄存器的输出端Vout输出低电平。
从工作时序来看，移位寄存器使用的时钟频率较低，从而可以有效地降低栅极驱动电路的功耗，而且可以提高栅极驱动电路的抗干扰能力。另外，移位寄存器的输出波形稳定，从而使得栅极驱动电路的输出稳定，如图5所示，图5为本发明实施例栅极驱动电路的输出波形图。此外，本实施例栅极驱动电路采用了较少的晶体管即可获得波形稳定的栅极所需的波形，使用了较少的晶体管，从而可以降低栅极驱动电路的生产成本。
需要说明的是，虽然本实施例栅极驱动电路是由NMOS型晶体管组成，但本发明并不局限于此，栅极驱动电路也可以采用PMOS型晶体管组成，而且可以获得与NMOS型晶体管相同的技术问题。
本实施例提供的栅极驱动电路具有以下优点：
其一，栅极驱动电路的信号输入电路是接收前一移位寄存器的输出信号，并使所述时钟晶体管导通；而且，反向电路接收到来自外部电路的反向时钟信号后，使所述时钟晶体管截止，并使所述电平晶体管导通；从而降低了时钟频率，进而降低了栅极驱动电路的功耗，提高了栅极驱动电路的抗干扰能力。
其二，逻辑电路是在所述电平晶体管导通前，使所述时钟晶体管保持导通，减少了输出波形的毛刺，从而提高了栅极驱动电路输出波形的稳定性。
其三，栅极驱动电路采用较少的晶体管获得了栅极所需波形，从而降低了栅极驱动电路的成本。
图6为本发明实施例显示器的结构示意图。请参阅图6，显示器包括液晶显示面板、栅极驱动电路200和数据驱动电路300，液晶面板包括阵列基板100、彩膜基板(图中未示出)以及设置在阵列基板100和彩膜基板之间的液晶分子(图中未示出)，在阵列基板100上设有控制液晶分子扭转角度的薄膜晶体管阵列，栅极驱动电路200输出行驱动信号以控制薄膜晶体管的导通或截止。而且，栅极驱动电路200采用本实施例提供的栅极驱动电路。
本实施例显示器由于采用上述本实施例提供的栅极驱动电路，其在进行行扫描时，使用的时钟频率较低，从而降低了显示器的功耗，提高了显示器的抗干扰能力，进而提高显示器的画面质量。另外，栅极驱动电路使用的晶体管较少，从而可以降低显示器的成本。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种栅极驱动电路，包括多个级联移位寄存器，其特征在于，所述移位寄存器包括： 
信号输出电路，所述信号输出电路接收来自外部电路的正向时钟信号，所述信号输出电路包括时钟晶体管和电平晶体管，所述时钟晶体管输出时钟信号，所述电平晶体管输出恒低电平信号； 
信号输入电路，所述信号输入电路与所述时钟晶体管连接，其接收前一移位寄存器的输出信号，并使所述时钟晶体管导通； 
反向电路，所述反向电路与所述时钟晶体管和电平晶体管连接，其接收来自外部电路的反向时钟信号，并使所述时钟晶体管截止，同时使所述电平晶体管导通； 
逻辑电路，所述逻辑电路与所述时钟晶体管连接，其在所述电平晶体管导通前，使所述时钟晶体管保持导通。 
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述信号输入电路、所述信号输出电路、所述反向电路和所述逻辑电路交汇形成第一节点；所述信号输出电路和所述反向电路交汇形成第二节点。 
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述信号输出电路、所述信号输入电路和所述反向电路均是由MOS型晶体管组成。 
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述信号输入电路包括第一晶体管，所述第一晶体管的源极和栅极连接前一移位寄存器的输出信号；所述第一晶体管的漏极连接至所述第一节点。 
5.根据权利要求3所述的栅极驱动电路，其特征在于，所述时钟晶体管包括第二晶体管，所述电平晶体管包括第三晶体管；所述第二晶体管的源极接收来自外部电路的正向时钟信号；所述第二晶体管的栅极连接至所述第一节点；所述第二晶体管的漏极与所述第三晶体管的源极连接，而且一并作为所述信号输出电路的输出端；所述第三晶体管的栅极连接至所述第二节点；所述第三晶体管的漏极接收来自外部电路的低电平信号。
6.根据权利要求3所述的栅极驱动电路，其特征在于，所述反向电路包括第四晶体管和第五晶体管，所述第四晶体管的源极接收来自外部电路的高电平信号；所述第四晶体管的栅极与所述第五晶体管的栅极连接，并均接收来自外部电路的反向时钟信号；所述第四晶体管的漏极连接至所述第二节点；所述第五晶体管的源极连接至所述第一节点；所述第五晶体管的漏极接收来自外部电路的低电平信号。 
7.根据权利要求3所述的栅极驱动电路，其特征在于，所述逻辑电路包括电容，所述电容的一端连接至所述第一节点，所述电容的另一端连接与外部电路的低电平信号连接。 
8.根据权利要求2所述的栅极驱动电路，其特征在于，还包括： 
保持电路，所述保持电路是在所述时钟晶体管导通时，确保所述电平晶体管保持截止。 
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述保持电路包括第六晶体管和第七晶体管，所述第六晶体管的源极和所述第七晶体管的源极连接，并连接至所述第二节点；所述第六晶体管的栅极连接至所述第一节点；所述第六晶体管的漏极与所述第七晶体管的漏极连接，并一并接收来自外部电路的低电平信号；所述第七晶体管的栅极接收来自外部电路的正向时钟信号。 
10.一种显示器，包括栅极驱动电路，其特征在于，所述栅极驱 动电路采用权利要求1-9任意一项所述的栅极驱动电路。 
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