CN206340328U - 移位寄存器单元、栅极驱动电路和显示装置 - Google Patents
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Abstract
本实用新型提供一种移位寄存器单元、栅极驱动电路和显示装置。所述移位寄存器单元包括上拉节点输入子单元，分别与一上拉节点、所述奇数行输入端、所述偶数行输入端和第一电平输出端连接；复位子单元；上拉节点下拉子单元；下拉控制节点下拉子单元；下拉节点控制子单元以及栅极驱动输出子单元。本实用新型所述的移位寄存器单元、栅极驱动电路和显示装置，采用奇偶两行共用一个上拉节点，相比于现有的移位寄存器单元需要采用奇数行上拉节点和偶数行上拉节点而言减少了晶体管的数目，节省布局空间，便于实现窄边框。
Description
技术领域
本实用新型涉及对栅极驱动技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术
GOA(Gate On Array，阵列基板行驱动)技术即在指玻璃基板上集成TFT(ThinFilm Transistor，薄膜晶体管)组成的栅极驱动电路。由于GOA技术有降低成本、提升模组工艺产量、利于实现窄边框等优点，现在越来越多的显示面板开发采用该技术。
现有的移位寄存器单元具有奇数行栅极驱动信号输出端和偶数行栅极驱动信号输出端，该移位寄存器单元包括两个GOA单元，每个GOA单元包括17T1C，现有的移位寄存器单元采用两个上拉节点：奇数行上拉节点和偶数行上拉节点，因此现有的移位寄存器单元采用的晶体管数目过多，不利于节省GOA布局空间，不利于实现窄边框。
实用新型内容
本实用新型的主要目的在于提供一种移位寄存器单元、栅极驱动电路和显示装置，解决现有的移位寄存器单元采用的晶体管数目过多，不利于节省GOA布局空间，不利于实现窄边框的问题。
为了达到上述目的，本实用新型提供了一种移位寄存器单元，用于驱动相邻两行像素，包括奇数行输入端、偶数行输入端、奇数行栅极驱动信号输出端、偶数行栅极驱动信号输出端、复位端、第一时钟信号输入端和第二时钟信号输入端，所述移位寄存器单元还包括：
上拉节点输入子单元，分别与一上拉节点、所述奇数行输入端、所述偶数行输入端和第一电平输出端连接；
复位子单元，与所述上拉节点、所述复位端和第二电平输出端连接，用于在复位阶段在由所述复位端接入的复位信号的控制下控制所述上拉节点与第二电平输出端连接；
上拉节点下拉子单元，与所述上拉节点、奇数行下拉节点、偶数行下拉节点和第二电平输出端连接，用于当所述奇数行下拉节点的电位和/或偶数行下拉节点的电位为第一电平时控制所述上拉节点与所述第二电平输出端连接；
下拉控制节点下拉子单元，分别与所述上拉节点、奇数行下拉控制节点、偶数行下拉控制节点和第二电平输出端连接，用于在所述上拉节点的电位为第一电平时控制所述奇数行下拉控制节点和所述偶数行下拉控制节点都与所述第二电平输出端连接；
下拉节点控制子单元，分别与奇数行电压输出端、偶数行电压输出端、所述上拉节点、所述奇数行下拉控制节点、所述偶数行下拉控制节点、所述奇数行输入端、所述偶数行输入端、所述奇数行下拉节点和所述偶数行下拉节点连接；以及，
栅极驱动输出子单元，分别与所述奇数行下拉节点、所述偶数行下拉节点、所述上拉节点、所述奇数行栅极驱动信号输出端、所述偶数行栅极驱动信号输出端、所述第一时钟信号输入端和所述第二时钟信号输入端连接。
实施时，本实用新型所述的移位寄存器单元还包括：起始子单元，分别与起始信号输出端、所述上拉节点和第二电平输出端连接，用于在起始阶段在所述起始信号输出端输出的起始信号的控制下控制所述上拉节点与第二电平输出端连接。
实施时，本实用新型所述的移位寄存器单元还包括奇数行进位输出端、偶数行进位输出端和进位输出子单元，其中，
所述进位输出子单元，分别与所述奇数行进位输出端、所述偶数行进位输出端、所述上拉节点、所述奇数行下拉节点、所述偶数行下拉节点、所述第一时钟信号输入端、所述第二时钟信号输入端和第二电平输出端连接，用于当所述上拉节点的电位为第一电平时控制所述奇数行进位输出端与所述第一时钟信号输入端连接并控制所述偶数行进位输出端与所述第二时钟信号输入端连接，当所述奇数行下拉节点的电位为第一电平时控制所述奇数行进位输出端与第二电平输出端连接，当所述偶数行下拉节点的电位为第一电平时控制所述偶数行进位输出端与第二电平输出端连接。
实施时，所述进位输出子单元包括：
第一奇数行进位输出晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述奇数行进位输出端连接；
第二奇数行进位输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述奇数行进位输出端连接，第二极与第二电平输出端连接；
第三奇数行进位输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述奇数行进位输出端连接，第二极与第二电平输出端连接；
第一偶数行进位输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述偶数行进位输出端连接；
第二偶数行进位输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述偶数行进位输出端连接，第二极与第二电平输出端连接；以及，
第三偶数行进位输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述偶数行进位输出端连接，第二极与第二电平输出端连接。
实施时，所述复位子单元包括：复位晶体管，栅极与所述复位端连接，第一极与第二电平输出端连接，第二极与所述上拉节点连接；
所述上拉节点下拉子单元包括：
第一上拉节点下拉晶体管，栅极与所述奇数行下拉节点连接，第一极与第二电平输出端连接，第二极与所述上拉节点连接；以及，
第二上拉节点下拉晶体管，栅极与所述偶数行下拉节点连接，第一极与第二电平输出端连接，第二极与所述上拉节点连接；
所述下拉控制节点下拉子单元包括：
第一下拉控制节点下拉晶体管，栅极与所述上拉节点连接，第一极与第二电平输出端连接，第二极与所述奇数行下拉控制节点连接；以及，
第二下拉控制节点下拉晶体管，栅极与所述上拉节点连接，第一极与第二电平输出端连接，第二极与所述偶数行下拉控制节点连接。
实施时，所述下拉节点控制子单元包括：
奇数行下拉控制节点控制模块，分别与所述奇数行电压输出端、所述奇数行下拉控制节点连接，用于当所述奇数行电压输出端输出第一电平时控制所述奇数行下拉控制节点和所述奇数行电压输出端连接；
奇数行下拉节点控制模块，分别与所述上拉节点、所述奇数行电压输出端、所述奇数行下拉控制节点、所述奇数行下拉节点和所述第二电平输出端连接，用于当所述奇数行下拉控制节点的电位为第一电平时控制所述奇数行下拉节点与所述奇数行电压输出端连接，当所述上拉节点的电位为第一电平时控制所述奇数行下拉节点与所述第二电平输出端连接；
下拉节点输入模块，分别与所述奇数行输入端、所述奇数行下拉节点、所述偶数行下拉节点和第二电平输出端连接，用于当由所述奇数行输入端输入的奇数行输入信号为第一电平时控制所述奇数行下拉节点和所述偶数行下拉节点都与所述第二电平输出端连接；
偶数行下拉控制节点控制模块，分别与所述偶数行电压输出端和所述偶数行下拉控制节点连接，用于当所述偶数行电压输出端输出第一电平时控制所述偶数行下拉控制节点和所述偶数行电压输出端连接；以及，
偶数行下拉节点控制模块，分别与所述上拉节点、所述偶数行电压输出端、所述偶数行下拉控制节点、所述偶数行下拉节点和所述第二电平输出端连接，用于当所述偶数行下拉控制节点的电位为第一电平时控制所述偶数行下拉节点与所述偶数行电压输出端连接，当所述上拉节点的电位为第一电平时控制所述偶数行下拉节点与所述第二电平输出端连接。
实施时，所述奇数行下拉控制节点控制模块包括：奇数行下拉控制节点控制晶体管，栅极和第一极都与所述奇数行电压输出端连接，第二极与所述奇数行下拉控制节点连接；
所述奇数行下拉节点控制模块包括：第一奇数行下拉节点控制晶体管，栅极与所述奇数行下拉控制节点连接，第一极与所述奇数行电压输出端连接，第二极与所述奇数行下拉节点连接；以及，第二奇数行下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述奇数行下拉节点连接，第二极与所述第二电平输出端连接；
所述下拉节点输入模块包括：
奇数行下拉节点输入晶体管，栅极与所述奇数行输入端连接，第一极与所述奇数行下拉节点连接，第二极与第二电平输出端连接；以及，
偶数行下拉节点输入晶体管，栅极与所述偶数行输入端连接，第一极与所述偶数行下拉节点连接，第二极与第二电平输出端连接；
所述偶数行下拉控制节点控制模块包括：奇数行下拉控制节点控制晶体管，栅极和第一极都与所述偶数行电压输出端连接，第二极与所述偶数行下拉控制节点连接；
所述偶数行下拉节点控制模块包括：第一偶数行下拉节点控制晶体管，栅极与所述偶数行下拉控制节点连接，第一极与所述偶数行电压输出端连接，第二极与所述偶数行下拉节点连接；以及，
第二偶数行下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述偶数行下拉节点连接，第二极与所述第二电平输出端连接。
实施时，所述上拉节点输入子单元用于当所述奇数行输入端输入的奇数行输入信号为第一电平时控制所述上拉节点与第一电平输出端连接，并当所述偶数行输入端输入的偶数行输入信号为第一电平时控制所述上拉节点与第一电平输出端连接。
实施时，所述上拉节点输入子单元包括：
第一上拉节点输入晶体管，栅极与所述奇数行输入端连接，第一极与所述上拉节点连接，第二极与所述第一电平输出端连接；
第一存储电容，第一端与所述奇数行栅极驱动信号输出端连接，第二端与所述上拉节点连接；
第二上拉节点输入晶体管，栅极与所述偶数行输入端连接，第一极与所述上拉节点连接，第二极与所述第一电平输出端连接；以及，
第二存储电容，第一端与所述上拉节点连接，第二端与所述偶数行栅极驱动信号输出端连接。
实施时，所述栅极驱动输出子单元包括：
第一奇数行栅极驱动输出晶体管，栅极与所述上拉节点连接，第一极与所述奇数行时钟信号输入端连接，第二极与所述奇数行栅极驱动信号输出端连接；
第二奇数行栅极驱动输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述奇数行栅极驱动信号输出端连接，第二极与第二电平输出端连接；
第三奇数行栅极驱动输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述奇数行栅极驱动信号输出端连接，第二极与第二电平输出端连接；
第一偶数行栅极驱动输出晶体管，栅极与所述上拉节点连接，第一极与所述偶数行栅极驱动信号输出端连接，第二极与所述偶数行时钟信号输入端连接；
第二偶数行栅极驱动输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述偶数行栅极驱动信号输出端连接，第二极与第二电平输出端连接；以及，
第三偶数行栅极驱动输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述偶数行栅极驱动信号输出端连接，第二极与第二电平输出端连接。
本实用新型还提供了一种栅极驱动电路，包括多个级联的上述的寄存器单元。
实施时，所述第二时钟信号输入端输出的第二时钟信号的周期T1与所述第一时钟信号输入端输出的第一时钟信号的周期T2相等；
所述第二时钟信号比所述第一时钟信号输出的第一时钟信号延迟T1/2N；N为正整数；
第kN+n级移位寄存器单元的第一时钟信号输入端输出第2n-1时钟信号，第kN+n级移位寄存器单元的第二时钟信号输入端输出第2n时钟信号；
所述第2n-1时钟信号的周期和所述第2n时钟信号的周期都等于T1，第2n时钟信号比第2n-1时钟信号延迟T1/2N；
k为大于或等于0的整数，n为小于或等于N的正整数。
实施时，当移位寄存器单元还包括奇数行进位输出端、偶数行进位输出端和进位输出子单元时，
本级移位寄存器单元的奇数行进位输出端与相邻下N级移位寄存器单元的奇数行输入端连接；
本级移位寄存器单元的偶数行进位输出端与相邻下N级移位寄存器单元的偶数行输入端连接。
本实用新型还提供了一种显示装置，包括如上述的栅极驱动电路。
与现有技术相比，本实用新型所述的移位寄存器单元、栅极驱动电路和显示装置，采用奇偶两行共用一个上拉节点，相比于现有的移位寄存器单元需要采用奇数行上拉节点和偶数行上拉节点而言减少了晶体管的数目，节省GOA布局空间，便于实现窄边框。
附图说明
图1是本实用新型实施例所述的移位寄存器单元的结构图；
图2是本实用新型另一实施例所述的移位寄存器单元的结构图；
图3是本实用新型又一实施例所述的移位寄存器单元的结构图；
图4是本实用新型再一实施例所述的移位寄存器单元的结构图；
图5是本实用新型所述的移位寄存器单元的一具体实施例的电路图；
图6是本实用新型如图5所示的移位寄存器单元的具体实施例的工作时序图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
如图1所示，本实用新型实施例所述的移位寄存器单元，用于驱动相邻两行像素，包括奇数行输入端Input_O、偶数行输入端Input_E、奇数行栅极驱动信号输出端OUTPUT_O、偶数行栅极驱动信号输出端OUTPUT_E、复位端RESET、第一时钟信号输入端CLK_O和第二时钟信号输入端CLK_E，所述移位寄存器单元还包括：
上拉节点输入子单元11，分别与一上拉节点PU、所述奇数行输入端Input_O、所述偶数行输入端Input_E和第一电平输出端VO1连接；
复位子单元12，与所述上拉节点PU、所述复位端RESET和第二电平输出端VO2连接，用于在复位阶段在由所述复位端RESET接入的复位信号的控制下控制所述上拉节点PU与第二电平输出端VO2连接；
上拉节点下拉子单元13，与所述上拉节点PU、奇数行下拉节点PD_E、偶数行下拉节点PD_O和第二电平输出端VO2连接，用于当所述奇数行下拉节点PD_O的电位和/或偶数行下拉节点PD_E的电位为第一电平时控制所述上拉节点与所述第二电平输出端VO2连接；
下拉控制节点下拉子单元14，分别与所述上拉节点PU、奇数行下拉控制节点PDCN_O、偶数行下拉控制节点PDCN_E和第二电平输出端VO2连接，用于在所述上拉节点PU的电位为第一电平时控制所述奇数行下拉控制节点PDCN_O和所述偶数行下拉控制节点PDCN_E都与所述第二电平输出端VO2连接；
下拉节点控制子单元15，分别与奇数行电压输出端VDD_O、偶数行电压输出端VDD_E、所述上拉节点PU、所述奇数行下拉控制节点PDCN_O、所述偶数行下拉控制节点PDCN_E、所述奇数行输入端Input_O、所述偶数行输入端Input_E、所述奇数行下拉节点PD_O和所述偶数行下拉节点PD_E连接；以及，
栅极驱动输出子单元16，分别与所述奇数行下拉节点PD_O、所述偶数行下拉节点PD_E、所述上拉节点PU、所述奇数行栅极驱动信号输出端OUTPUT_O、所述偶数行栅极驱动信号输出端OUTPUT_E、所述第一时钟信号输入端CLK_O和所述第二时钟信号输入端CLK_E连接。
在如图1所示的实施例中，第一电平输出端VO1可以输出高电平VGH，第二电平输出端VO2可以输出低电平VSS。
本实用新型实施例所述的移位寄存器单元采用奇偶两行共用一个上拉节点，相比于现有的移位寄存器单元需要采用奇数行上拉节点PU_O和偶数行上拉节点PU_E而言减少了晶体管的数目，节省GOA(Gate On Array，阵列基板行驱动)布局空间，便于实现窄边框。
在本实用新型实施例所述的移位寄存器单元中，复位子单元12在复位阶段在由所述复位端RESET接入的复位信号的控制下控制所述上拉节点PU与第二电平输出端VO2连接，相比于现有的移位寄存器单元需要采用PU_O和PU_E，节省了复位子单元12中的部分复位晶体管；
在本实用新型实施例所述的移位寄存器单元中，上拉节点下拉子单元13当所述奇数行下拉节点PD_O的电位和/或偶数行下拉节点PD_E的电位为第一电平时控制所述上拉节点PU与所述第二电平输出端VO2连接，节省了上拉节点下拉子单元13中的部分上拉节点下拉晶体管；
在本实用新型实施例所述的移位寄存器单元中，下拉控制节点下拉子单元14在所述上拉节点PU的电位为第一电平时控制所述奇数行下拉控制节点PDCN_O和所述偶数行下拉控制节点PDCN_E都与所述第二电平输出端VO2连接，以节省下拉控制节点下拉子单元14中的部分下拉控制节点下拉晶体管。
优选的，如图2所示，本实用新型实施例所述的移位寄存器单元还包括：起始子单元17，分别与起始信号输出端STV、所述上拉节点PU和第二电平输出端VO2连接，用于在起始阶段在所述起始信号输出端STV输出的起始信号的控制下控制所述上拉节点PU与第二电平输出端VO2连接。
在实际操作时，所述第二电平输出端VO2可以输出低电平VSS。
本实用新型如图2所示的移位寄存器单元的实施例进一步包括起始子单元17，用于在每一显示周期开始时的起始阶段控制将上拉节点PU的电位拉低，由于奇偶行共用上拉节点PU，因此节省了原起始子单元中的部分起始晶体管。
如图3所示，本实用新型实施例所述的移位寄存器单元还包括奇数行进位输出端OC_O、偶数行进位输出端OC_E和进位输出子单元18，其中，
所述进位输出子单元18，分别与所述奇数行进位输出端OC_O、所述偶数行进位输出端OC_E、所述上拉节点PU、所述奇数行下拉节点PD_O、所述偶数行下拉节点PD_E、所述第一时钟信号输入端CLK_O、所述第二时钟信号输入端CLK_E和第二电平输出端VO2连接，用于当所述上拉节点PU的电位为第一电平时控制所述奇数行进位输出端OC_O与所述第一时钟信号输入端CLK_O连接并控制所述偶数行进位输出端OC_E与所述第二时钟信号输入端CLK_E连接，当所述奇数行下拉节点PD_O的电位为第一电平时控制所述奇数行进位输出端OC_O与第二电平输出端VO2连接，当所述偶数行下拉节点PD_E的电位为第一电平时控制所述偶数行进位输出端OC_E与第二电平输出端VO2连接。
本实用新型如图3所示的移位寄存器单元的实施例进一步包括进位输出端，为了避免采用栅极驱动信号输出端为其他级移位寄存器单元提供输入信号和复位信号会由于本级栅极驱动信号的误输出而导致GOA电路误操作，因此采用进位输出端为其他级移位寄存器单元提供输入信号和复位信号，该进位输出端输出的进位信号与预定本级栅极驱动信号相等，以减少误操作的几率。
具体的，所述进位输出子单元可以包括：
第一奇数行进位输出晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述奇数行进位输出端连接；
第二奇数行进位输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述奇数行进位输出端连接，第二极与第二电平输出端连接；
第三奇数行进位输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述奇数行进位输出端连接，第二极与第二电平输出端连接；
第一偶数行进位输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述偶数行进位输出端连接；
第二偶数行进位输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述偶数行进位输出端连接，第二极与第二电平输出端连接；以及，
第三偶数行进位输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述偶数行进位输出端连接，第二极与第二电平输出端连接。
具体的，如图4所示，所述复位子单元12可以包括：复位晶体管MR，栅极与所述复位端RESET连接，第一极与第二电平输出端VO2连接，第二极与所述上拉节点PU连接；
所述上拉节点下拉子单元13包括：
第一上拉节点下拉晶体管M131，栅极与所述奇数行下拉节点PD_O连接，第一极与第二电平输出端VO2连接，第二极与所述上拉节点PU连接；以及，
第二上拉节点下拉晶体管M132，栅极与所述偶数行下拉节点PD_E连接，第一极与第二电平输出端VO2连接，第二极与所述上拉节点PU连接；
所述下拉控制节点下拉子单元14包括：
第一下拉控制节点下拉晶体管M141，栅极与所述上拉节点PU连接，第一极与第二电平输出端VO2连接，第二极与所述奇数行下拉控制节点PDCN_O连接；以及，
第二下拉控制节点下拉晶体管M142，栅极与所述上拉节点PU连接，第一极与第二电平输出端VO2连接，第二极与所述偶数行下拉控制节点PDCN_E连接。
在如图4所示的实施例中，M131、M132、M141和M142都为n型晶体管，第二电平输出端VO2输出低电平VSS，在实际操作时，M131、M132、M141、M142也可以被替换为p型晶体管。当第一极为源极时，第二极为漏极；当第一极为漏极时，第二极为源极。
具体的，所述下拉节点控制子单元可以包括：
奇数行下拉控制节点控制模块，分别与所述奇数行电压输出端和所述奇数行下拉控制节点连接，用于当所述奇数行电压输出端输出第一电平时控制所述奇数行下拉控制节点和所述奇数行电压输出端连接；
奇数行下拉节点控制模块，分别与所述上拉节点、奇数行电压输出端、所述奇数行下拉控制节点、所述奇数行下拉节点和所述第二电平输出端连接，用于当所述奇数行下拉控制节点的电位为第一电平时控制所述奇数行下拉节点与所述奇数行电压输出端连接，当所述上拉节点的电位为第一电平时控制所述奇数行下拉节点与所述第二电平输出端连接；
下拉节点输入模块，分别与所述奇数行输入端、所述奇数行下拉节点、所述偶数行下拉节点和第二电平输出端连接，用于当由所述奇数行输入端输入的奇数行输入信号为第一电平时控制所述奇数行下拉节点和所述偶数行下拉节点都与所述第二电平输出端连接；
偶数行下拉控制节点控制模块，分别与所述偶数行电压输出端和所述偶数行下拉控制节点连接，用于当所述偶数行电压输出端输出第一电平时控制所述偶数行下拉控制节点和所述偶数行电压输出端连接；以及，
偶数行下拉节点控制模块，分别与所述上拉节点、所述偶数行电压输出端、所述偶数行下拉控制节点、所述偶数行下拉节点和所述第二电平输出端连接，用于当所述偶数行下拉控制节点的电位为第一电平时控制所述偶数行下拉节点与所述偶数行电压输出端连接，当所述上拉节点的电位为第一电平时控制所述偶数行下拉节点PD_E与所述第二电平输出端连接。
在如上述实施例中，第一电平可以为高电平，第二电平输出端可以输出低电平VSS。
具体的，所述奇数行下拉控制节点控制模块可以包括：奇数行下拉控制节点控制晶体管，栅极和第一极都与所述奇数行电压输出端连接，第二极与所述奇数行下拉控制节点连接；
所述奇数行下拉节点控制模块可以包括：
第一奇数行下拉节点控制晶体管，栅极与所述奇数行下拉控制节点连接，第一极与所述奇数行电压输出端连接，第二极与所述奇数行下拉节点连接；以及，
第二奇数行下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述奇数行下拉节点连接，第二极与所述第二电平输出端连接；
所述下拉节点输入模块包括：
奇数行下拉节点输入晶体管，栅极与所述奇数行输入端连接，第一极与所述奇数行下拉节点连接，第二极与第二电平输出端连接；以及，
偶数行下拉节点输入晶体管，栅极与所述偶数行输入端连接，第一极与所述偶数行下拉节点连接，第二极与第二电平输出端连接；
所述偶数行下拉控制节点控制模块包括：奇数行下拉控制节点控制晶体管，栅极和第一极都与所述偶数行电压输出端连接，第二极与所述偶数行下拉控制节点连接；
所述偶数行下拉节点控制模块包括：第一偶数行下拉节点控制晶体管，栅极与所述偶数行下拉控制节点连接，第一极与所述偶数行电压输出端连接，第二极与所述偶数行下拉节点连接；以及，
第二偶数行下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述偶数行下拉节点连接，第二极与第二电平输出端连接。
具体的，所述上拉节点输入子单元包括可以：
第一上拉节点输入晶体管，栅极与所述奇数行输入端连接，第一极与所述上拉节点连接，第二极与所述第一电平输出端连接；
第一存储电容，第一端与所述奇数行栅极驱动信号输出端连接，第二端与所述上拉节点连接；
第二上拉节点输入晶体管，栅极与所述偶数行输入端连接，第一极与所述上拉节点连接，第二极与所述第一电平输出端连接；以及，
第二存储电容，第一端与所述上拉节点连接，第二端与所述偶数行栅极驱动信号输出端连接。
具体的，所述栅极驱动输出子单元可以包括：
第一奇数行栅极驱动输出晶体管，栅极与所述上拉节点连接，第一极与所述奇数行时钟信号输入端连接，第二极与所述奇数行栅极驱动信号输出端连接；
第二奇数行栅极驱动输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述奇数行栅极驱动信号输出端连接，第二极与第二电平输出端连接；
第三奇数行栅极驱动输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述奇数行栅极驱动信号输出端连接，第二极与第二电平输出端连接；
第一偶数行栅极驱动输出晶体管，栅极与所述上拉节点连接，第一极与所述偶数行栅极驱动信号输出端连接，第二极与所述偶数行时钟信号输入端连接；
第二偶数行栅极驱动输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述偶数行栅极驱动信号输出端连接，第二极与第二电平输出端连接；以及，
第三偶数行栅极驱动输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述偶数行栅极驱动信号输出端连接，第二极与第二电平输出端连接。
下面通过一具体实施例来说明本实用新型所述的移位寄存器单元。
如图5所示，本实用新型所述的移位寄存器单元的一具体实施例包括奇数行输入端Input_O、偶数行输入端Input_E、奇数行栅极驱动信号输出端OUTPUT_O、偶数行栅极驱动信号输出端OUTPUT_E、复位端RESET、第一时钟信号输入端CLK_O、第二时钟信号输入端CLK_E、奇数行进位输出端OC_O和偶数行进位输出端OC_E，所述移位寄存器单元还包括上拉节点输入子单元、复位子单元、上拉节点下拉子单元、下拉控制节点下拉子单元、下拉节点控制子单元、栅极驱动输出子单元、起始子单元和进位输出子单元，其中，
所述上拉节点输入子单元包括：
第一上拉节点输入晶体管M111，栅极与所述奇数行输入端Input_O连接，源极与所述上拉节点PU连接，漏极与输出高电平VGH的高电平输出端连接；
第一存储电容C1，第一端与所述奇数行栅极驱动信号输出端OUTPUT_O连接，第二端与所述上拉节点PU连接；
第二上拉节点输入晶体管M112，栅极与所述偶数行输入端Input_E连接，源极与所述上拉节点PU连接，漏极与输出高电平VGH的高电平输出端连接；以及，
第二存储电容C2，第一端与所述上拉节点PU连接，第二端与所述偶数行栅极驱动信号输出端OUTPUT_E连接；
所述复位子单元包括：复位晶体管MR，栅极与所述复位端RESET连接，源极与输出低电平VSS的低电平输出端连接，漏极与所述上拉节点PU连接；
所述上拉节点下拉子单元包括：
第一上拉节点下拉晶体管M131，栅极与所述奇数行下拉节点PD_O连接，源极与输出低电平VSS的低电平输出端连接，漏极与所述上拉节点PU连接；以及，
第二上拉节点下拉晶体管M132，栅极与所述偶数行下拉节点PD_E连接，源极与输出低电平VSS的低电平输出端连接，漏极与所述上拉节点PU连接；
所述下拉控制节点下拉子单元包括：
第一下拉控制节点下拉晶体管M141，栅极与所述上拉节点PU连接，源极与输出低电平VSS的低电平输出端连接，漏极与所述奇数行下拉控制节点PDCN_O连接；以及，
第二下拉控制节点下拉晶体管M142，栅极与所述上拉节点PU连接，源极与输出低电平VSS的低电平输出端连接，漏极与所述偶数行下拉控制节点PDCN_E连接；
所述下拉节点控制子单元包括奇数行下拉控制节点控制模块、奇数行下拉节点控制模块、下拉节点输入模块、偶数行下拉控制节点控制模块和偶数行下拉节点控制模块；
所述奇数行下拉控制节点控制模块包括：奇数行下拉控制节点控制晶体管M1510，栅极和源极都与所述奇数行电压输出端VDD_O连接，漏极与所述奇数行下拉控制节点PDCN_O连接；
所述奇数行下拉节点控制模块包括：
第一奇数行下拉节点控制晶体管M1521，栅极与所述奇数行下拉控制节点PDCN_O连接，源极与所述奇数行电压输出端VDD_E连接，漏极与所述奇数行下拉节点PD_O连接；以及，
第二奇数行下拉节点控制晶体管M1522，栅极与所述上拉节点PU连接，源极与所述奇数行下拉节点PD_O连接，漏极与输出低电平VSS的低电平输出端连接；
所述下拉节点输入模块包括：
奇数行下拉节点输入晶体管M1531，栅极与所述奇数行输入端Input_O连接，源极与所述奇数行下拉节点PD_O连接，漏极与输出低电平VSS的低电平输出端连接；以及，
偶数行下拉节点输入晶体管M1532，栅极与所述偶数行输入端Input_E连接，源极与所述偶数行下拉节点PD_E连接，漏极与输出低电平VSS的低电平输出端连接；
所述偶数行下拉控制节点控制模块154包括：奇数行下拉控制节点控制晶体管M1540，栅极和源极都与所述偶数行电压输出端VDD_E连接，漏极与所述偶数行下拉控制节点PDCN_E连接；
所述偶数行下拉节点控制模块155包括：第一偶数行下拉节点控制晶体管M1551，栅极与所述偶数行下拉控制节点PDCN_E连接，源极与所述偶数行电压输出端VDD_E连接，漏极与所述偶数行下拉节点PD_E连接；以及，
第二偶数行下拉节点控制晶体管M1552，栅极与所述上拉节点PU连接，源极与所述偶数行下拉节点PE_E连接，漏极与输出低电平VSS的低电平输出端连接；
所述栅极驱动输出子单元包括：
第一奇数行栅极驱动输出晶体管M1611，栅极与所述上拉节点PU连接，源极与所述奇数行时钟信号输入端CLK_O连接，漏极与所述奇数行栅极驱动信号输出端OUTPUT_O连接；
第二奇数行栅极驱动输出晶体管M1612，栅极与所述奇数行下拉节点PD_O连接，源极与所述奇数行栅极驱动信号输出端OUTPUT_O连接，漏极与输出低电平VSS的低电平输出端连接；
第三奇数行栅极驱动输出晶体管M1613，栅极与所述偶数行下拉节点PD_E连接，源极与所述奇数行栅极驱动信号输出端OUTPUT_O连接，漏极与输出低电平VSS的低电平输出端连接；
第一偶数行栅极驱动输出晶体管M1621，栅极与所述上拉节点PU连接，源极与所述偶数行栅极驱动信号输出端OUTPUT_E连接，漏极与所述偶数行时钟信号输入端CLK_E连接；
第二偶数行栅极驱动输出晶体管M1622，栅极与所述偶数行下拉节点PD_E连接，源极与所述偶数行栅极驱动信号输出端OUTPUT_E连接，漏极与输出低电平VSS的低电平输出端连接；以及，
第三偶数行栅极驱动输出晶体管M1623，栅极与所述奇数行下拉节点PD_O连接，源极与所述偶数行栅极驱动信号输出端OUTPUT_E连接，漏极与输出低电平VSS的低电平输出端连接；
所述起始子单元包括：
起始晶体管M170，栅极与起始信号输出端STV连接，源极与所述上拉节点PU连接，漏极与输出低电平VSS的低电平输出端连接；
所述进位输出子单元包括：
第一奇数行进位输出晶体管M1811，栅极与所述上拉节点PU连接，漏极与所述第一时钟信号输入端CLK_O连接，源极与所述奇数行进位输出端OC_O连接；
第二奇数行进位输出晶体管M1812，栅极与所述奇数行下拉节点PD_O连接，漏极与所述奇数行进位输出端OC_O连接，源极与输出低电平VSS的低电平输出端连接；
第三奇数行进位输出晶体管M1813，栅极与所述偶数行下拉节点PD_E连接，源极与所述奇数行进位输出端OC_O连接，漏极与输出低电平VSS的低电平输出端连接；
第一偶数行进位输出晶体管M1821，栅极与所述上拉节点PU连接，源极与第二时钟信号输入端CLK_E连接，漏极与所述偶数行进位输出端OC_E连接；
第二偶数行进位输出晶体管M1822，栅极与所述奇数行下拉节点PD_O连接，源极与所述偶数行进位输出端OC_E连接，漏极与输出低电平VSS的低电平输出端连接；以及，
第三偶数行进位输出晶体管M1823，栅极与所述偶数行下拉节点PD_E连接，源极与所述偶数行进位输出端OC_E连接，漏极与输出低电平VSS的低电平输出端连接。
在图5所示的实施例中，所有的晶体管都为n型晶体管，在实际操作时，图5中的晶体管也可以被替换为p型晶体管，在此对晶体管的类型不作限定。
在图5所示的实施例中，VSS为低电平，VGH为高电平(VGH可以根据具体的工艺条件及实际负载调整，例如可以在27-33V之间)，VDD-O输出的奇数行电压和VDD-E输出的偶数行电压是相互反相的，也即当VDD_O输出高电平时，VDD_E输出低电平VGL，当VDD_O输出低电平VGL时，VDD_E输出高电平(低电平VGL是晶体管电学特性曲线中最低电流值对应的电压，与工艺条件有关，例如可以为-8V)，这样可以使得其控制的晶体管可以交替休息，提高电路性能。
如图6所示，CLK_E输出的第二时钟信号的周期与CLK_O输出的第一时钟信号的周期T相等；
所述第二时钟信号比所述第一时钟信号输出的第一时钟信号延迟T/2N，N等于4，在实际操作时，N也可以被替换为其他正整数；
如图6所示，在输出阶段TO开始时，CLK_O输出的第一时钟信号为高电平；
在所述输出阶段TO结束时，CLK_E输出第二时钟信号由高电平跳变为低电平；
如图6所示，INPUT-E输出的偶数行输入信号比INPUT-O输出的奇数行输入信号推迟T/8；OUTPU_E输出的偶数行栅极驱动信号比OUTPUT_O输出的奇数行栅极驱动信号推迟T/8。
本实用新型如图5所示的移位寄存器单元的具体实施例包括28个晶体管和2个电容，相比于现有的移位寄存器单元需采用34个晶体管和2个电容来说，本实用新型如图5所示的移位寄存器单元的具体实施例通过将现有技术中的两个上拉节点连接在一起，减少了6个晶体管，有效节省GOA布局空间，利于实现窄边框。
如图6所示，Input_O、Input_E分别通过M111、M112给PU充电，INPUT-E输出的偶数行输入信号比INPUT-O输出的奇数行输入信号推迟T/8，随着PU的电位被拉至高电平。M1621和M1622同时打开，OUTPUT_O、OUTPUT_E分别输出第一时钟信号、第二时钟信号，在输入阶段第一时钟信号和第二时钟信号都为低电平。在RESET输出高电平之前，OUTPUT_O输出的奇数行栅极驱动信号与CLK_O输出的第一时钟信号一致，OUTPUT_E输出的偶数行栅极驱动信号与CLK_E输出的第二时钟信号一致。当RESET输出高电平时，通过MR将PU的电位拉低，M1611和M1622同时关闭，此时第一时钟信号和第二时钟信号都为低电平，OUTPUT_O输出的奇数行栅极驱动信号和OUTPUT_E输出的偶数行栅极驱动信号随之都保持低电平。从图6所示的时序图可以明显看出，在PU的电位为高电平期间CLK_O和CLK_E都只输出一个方波的高电平。CLK_O输出的第一时钟信号和CLK_E输出的第二时钟信号是相差T/8的周期性方波信号，即OUTPUT_O输出的奇数行栅极驱动信号和OUTPUT_E输出的偶数行栅极驱动信号为相差T/8的脉冲信号。
本实用新型实施例所述的栅极驱动电路包括多个级联的上述的寄存器单元。
优选的，所述第二时钟信号输入端输出的第二时钟信号的周期T1与所述第一时钟信号输入端输出的第一时钟信号的周期T2相等；
所述第二时钟信号比所述第一时钟信号输出的第一时钟信号延迟T1/2N；N为正整数；
第kN+n级移位寄存器单元的第一时钟信号输入端输出第2n-1时钟信号，第kN+n级移位寄存器单元的第二时钟信号输入端输出第2n时钟信号；
所述第2n-1时钟信号的周期和所述第2n时钟信号的周期都等于T1，第2n时钟信号比第2n-1时钟信号延迟T1/2N；
k为大于或等于0的整数，n为小于或等于N的正整数。
在优选情况下，各级移位寄存器单元接入的时钟信号以2N为一组，依次延迟。
在实际操作时，当移位寄存器单元还包括奇数行进位输出端、偶数行进位输出端和进位输出子单元时，
本级移位寄存器单元的奇数行进位输出端与相邻下N级移位寄存器单元的奇数行输入端连接；
本级移位寄存器单元的偶数行进位输出端与相邻下N级移位寄存器单元的偶数行输入端连接。
本实用新型实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (14)
1.一种移位寄存器单元，用于驱动相邻两行像素，其特征在于，包括奇数行输入端、偶数行输入端、奇数行栅极驱动信号输出端、偶数行栅极驱动信号输出端、复位端、第一时钟信号输入端和第二时钟信号输入端，所述移位寄存器单元还包括：
上拉节点输入子单元，分别与一上拉节点、所述奇数行输入端、所述偶数行输入端和第一电平输出端连接；
复位子单元，与所述上拉节点、所述复位端和第二电平输出端连接，用于在复位阶段在由所述复位端接入的复位信号的控制下控制所述上拉节点与第二电平输出端连接；
上拉节点下拉子单元，与所述上拉节点、奇数行下拉节点、偶数行下拉节点和第二电平输出端连接，用于当所述奇数行下拉节点的电位和/或偶数行下拉节点的电位为第一电平时控制所述上拉节点与所述第二电平输出端连接；
下拉控制节点下拉子单元，分别与所述上拉节点、奇数行下拉控制节点、偶数行下拉控制节点和第二电平输出端连接，用于在所述上拉节点的电位为第一电平时控制所述奇数行下拉控制节点和所述偶数行下拉控制节点都与所述第二电平输出端连接；
下拉节点控制子单元，分别与奇数行电压输出端、偶数行电压输出端、所述上拉节点、所述奇数行下拉控制节点、所述偶数行下拉控制节点、所述奇数行输入端、所述偶数行输入端、所述奇数行下拉节点和所述偶数行下拉节点连接；以及，
栅极驱动输出子单元，分别与所述奇数行下拉节点、所述偶数行下拉节点、所述上拉节点、所述奇数行栅极驱动信号输出端、所述偶数行栅极驱动信号输出端、所述第一时钟信号输入端和所述第二时钟信号输入端连接。
2.如权利要求1所述的移位寄存器单元，其特征在于，还包括：起始子单元，分别与起始信号输出端、所述上拉节点和第二电平输出端连接，用于在起始阶段在所述起始信号输出端输出的起始信号的控制下控制所述上拉节点与第二电平输出端连接。
3.如权利要求1所述的移位寄存器单元，其特征在于，还包括奇数行进位输出端、偶数行进位输出端和进位输出子单元，其中，
所述进位输出子单元，分别与所述奇数行进位输出端、所述偶数行进位输出端、所述上拉节点、所述奇数行下拉节点、所述偶数行下拉节点、所述第一时钟信号输入端、所述第二时钟信号输入端和第二电平输出端连接，用于当所述上拉节点的电位为第一电平时控制所述奇数行进位输出端与所述第一时钟信号输入端连接并控制所述偶数行进位输出端与所述第二时钟信号输入端连接，当所述奇数行下拉节点的电位为第一电平时控制所述奇数行进位输出端与第二电平输出端连接，当所述偶数行下拉节点的电位为第一电平时控制所述偶数行进位输出端与第二电平输出端连接。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述进位输出子单元包括：
第一奇数行进位输出晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述奇数行进位输出端连接；
第二奇数行进位输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述奇数行进位输出端连接，第二极与第二电平输出端连接；
第三奇数行进位输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述奇数行进位输出端连接，第二极与第二电平输出端连接；
第一偶数行进位输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述偶数行进位输出端连接；
第二偶数行进位输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述偶数行进位输出端连接，第二极与第二电平输出端连接；以及，
第三偶数行进位输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述偶数行进位输出端连接，第二极与第二电平输出端连接。
5.如权利要求1所述的移位寄存器单元，其特征在于，所述复位子单元包括：复位晶体管，栅极与所述复位端连接，第一极与第二电平输出端连接，第二极与所述上拉节点连接；
所述上拉节点下拉子单元包括：
第一上拉节点下拉晶体管，栅极与所述奇数行下拉节点连接，第一极与第二电平输出端连接，第二极与所述上拉节点连接；以及，
第二上拉节点下拉晶体管，栅极与所述偶数行下拉节点连接，第一极与第二电平输出端连接，第二极与所述上拉节点连接；
所述下拉控制节点下拉子单元包括：
第一下拉控制节点下拉晶体管，栅极与所述上拉节点连接，第一极与第二电平输出端连接，第二极与所述奇数行下拉控制节点连接；以及，
第二下拉控制节点下拉晶体管，栅极与所述上拉节点连接，第一极与第二电平输出端连接，第二极与所述偶数行下拉控制节点连接。
6.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述下拉节点控制子单元包括：
奇数行下拉控制节点控制模块，分别与所述奇数行电压输出端、所述奇数行下拉控制节点连接，用于当所述奇数行电压输出端输出第一电平时控制所述奇数行下拉控制节点和所述奇数行电压输出端连接；
奇数行下拉节点控制模块，分别与所述上拉节点、所述奇数行电压输出端、所述奇数行下拉控制节点、所述奇数行下拉节点和所述第二电平输出端连接，用于当所述奇数行下拉控制节点的电位为第一电平时控制所述奇数行下拉节点与所述奇数行电压输出端连接，当所述上拉节点的电位为第一电平时控制所述奇数行下拉节点与所述第二电平输出端连接；
下拉节点输入模块，分别与所述奇数行输入端、所述奇数行下拉节点、所述偶数行下拉节点和第二电平输出端连接，用于当由所述奇数行输入端输入的奇数行输入信号为第一电平时控制所述奇数行下拉节点和所述偶数行下拉节点都与所述第二电平输出端连接；
偶数行下拉控制节点控制模块，分别与所述偶数行电压输出端和所述偶数行下拉控制节点连接，用于当所述偶数行电压输出端输出第一电平时控制所述偶数行下拉控制节点和所述偶数行电压输出端连接；以及，
偶数行下拉节点控制模块，分别与所述上拉节点、所述偶数行电压输出端、所述偶数行下拉控制节点、所述偶数行下拉节点和所述第二电平输出端连接，用于当所述偶数行下拉控制节点的电位为第一电平时控制所述偶数行下拉节点与所述偶数行电压输出端连接，当所述上拉节点的电位为第一电平时控制所述偶数行下拉节点与所述第二电平输出端连接。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述奇数行下拉控制节点控制模块包括：奇数行下拉控制节点控制晶体管，栅极和第一极都与所述奇数行电压输出端连接，第二极与所述奇数行下拉控制节点连接；
所述奇数行下拉节点控制模块包括：第一奇数行下拉节点控制晶体管，栅极与所述奇数行下拉控制节点连接，第一极与所述奇数行电压输出端连接，第二极与所述奇数行下拉节点连接；以及，第二奇数行下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述奇数行下拉节点连接，第二极与所述第二电平输出端连接；
所述下拉节点输入模块包括：
奇数行下拉节点输入晶体管，栅极与所述奇数行输入端连接，第一极与所述奇数行下拉节点连接，第二极与第二电平输出端连接；以及，
偶数行下拉节点输入晶体管，栅极与所述偶数行输入端连接，第一极与所述偶数行下拉节点连接，第二极与第二电平输出端连接；
所述偶数行下拉控制节点控制模块包括：奇数行下拉控制节点控制晶体管，栅极和第一极都与所述偶数行电压输出端连接，第二极与所述偶数行下拉控制节点连接；
所述偶数行下拉节点控制模块包括：第一偶数行下拉节点控制晶体管，栅极与所述偶数行下拉控制节点连接，第一极与所述偶数行电压输出端连接，第二极与所述偶数行下拉节点连接；以及，
第二偶数行下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述偶数行下拉节点连接，第二极与所述第二电平输出端连接。
8.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述上拉节点输入子单元用于当所述奇数行输入端输入的奇数行输入信号为第一电平时控制所述上拉节点与第一电平输出端连接，并当所述偶数行输入端输入的偶数行输入信号为第一电平时控制所述上拉节点与第一电平输出端连接。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述上拉节点输入子单元包括：
第一上拉节点输入晶体管，栅极与所述奇数行输入端连接，第一极与所述上拉节点连接，第二极与所述第一电平输出端连接；
第一存储电容，第一端与所述奇数行栅极驱动信号输出端连接，第二端与所述上拉节点连接；
第二上拉节点输入晶体管，栅极与所述偶数行输入端连接，第一极与所述上拉节点连接，第二极与所述第一电平输出端连接；以及，
第二存储电容，第一端与所述上拉节点连接，第二端与所述偶数行栅极驱动信号输出端连接。
10.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述栅极驱动输出子单元包括：
第一奇数行栅极驱动输出晶体管，栅极与所述上拉节点连接，第一极与所述奇数行时钟信号输入端连接，第二极与所述奇数行栅极驱动信号输出端连接；
第二奇数行栅极驱动输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述奇数行栅极驱动信号输出端连接，第二极与第二电平输出端连接；
第三奇数行栅极驱动输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述奇数行栅极驱动信号输出端连接，第二极与第二电平输出端连接；
第一偶数行栅极驱动输出晶体管，栅极与所述上拉节点连接，第一极与所述偶数行栅极驱动信号输出端连接，第二极与所述偶数行时钟信号输入端连接；
第二偶数行栅极驱动输出晶体管，栅极与所述偶数行下拉节点连接，第一极与所述偶数行栅极驱动信号输出端连接，第二极与第二电平输出端连接；以及，
第三偶数行栅极驱动输出晶体管，栅极与所述奇数行下拉节点连接，第一极与所述偶数行栅极驱动信号输出端连接，第二极与第二电平输出端连接。
11.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1至10中任一权利要求所述的寄存器单元。
12.如权利要求11所述的栅极驱动电路，其特征在于，所述第二时钟信号输入端输出的第二时钟信号的周期T1与所述第一时钟信号输入端输出的第一时钟信号的周期T2相等；
所述第二时钟信号比所述第一时钟信号输出的第一时钟信号延迟T1/2N；N为正整数；
第kN+n级移位寄存器单元的第一时钟信号输入端输出第2n-1时钟信号，第kN+n级移位寄存器单元的第二时钟信号输入端输出第2n时钟信号；
所述第2n-1时钟信号的周期和所述第2n时钟信号的周期都等于T1，第2n时钟信号比第2n-1时钟信号延迟T1/2N；
k为大于或等于0的整数，n为小于或等于N的正整数。
13.如权利要求12所述的栅极驱动电路，其特征在于，当移位寄存器单元还包括奇数行进位输出端、偶数行进位输出端和进位输出子单元时，
本级移位寄存器单元的奇数行进位输出端与相邻下N级移位寄存器单元的奇数行输入端连接；
本级移位寄存器单元的偶数行进位输出端与相邻下N级移位寄存器单元的偶数行输入端连接。
14.一种显示装置，其特征在于，包括如权利要求11至13中任一权利要求所述的栅极驱动电路。
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