CN2620945Y - 低电压低功耗高速的1位cmos全加器电路 - Google Patents

Abstract

本实用新型涉及一种低电压低功耗高速的1位CMOS全加器电路，包括异或电路(1)，同或电路(2)，求和电路(3)，进位电路(4)；所述的异或电路(1)和同或电路(2)控制求和电路(3)以及进位电路(4)来产生和位输出和进位输出；异或电路(1)、同或电路(2)以及求和电路(3)采用五晶体管全电压摆幅的电路结构；本实用新型的有益效果是：由于在低电源电压环境和高电压环境下都能正常工作，保证了其应用在集成电路上功能的正确性。

Description

低电压低功耗高速的1位CMOS全加器电路

技术领域

本实用新型涉及一种1位CMOS全加器电路，尤其涉及一种既能满足高电压又能满足低电压以及低功耗高速的1位CMOS全加器电路。

背景技术

目前大部分大规模集成电路(VLSI)的应用，如数字信号处理、图象视频信号处理和微处理器中，大量的使用了算术运算。其中加、减、乘和乘加是最常使用的运算。在这些运算模块中，1位全加器是其中最基本的构造单元，而且，它往往在关键路径上，因此提高1位全加器的性能是增强这些模块性能的关键。由于便携设备更小和更持久需求的急剧增加，使电路的功耗和面积成为对VLSI系统要求的最重要性能参数。功耗低意味着在相同的电池供电的情况下，使便携设备工作时间更久。

对1位全加器，A，B分别是第一、第二加法器输入，Cin是进位输入，Sum是和位输出，Co是进位输出。其布尔表达式可总结如下，

H＝A XOR B

H1＝A XNOR B

Sum＝H XOR Cin

Co＝H1·B+H·Cin

其中“XNOR”表示同或，“XOR”表示异或，“·”表示与

CMOS全加器电路的实现，一种方法就是利用上面的逻辑表达式，然后将它们转化成CMOS的电路。采用一些逻辑操作可以减少晶体管的数目。如可将产生和位与进位的子电路中进行共享，同时对关键路径，保持原有的结构。

目前存在有多种1位CMOS全加器电路结构中，这些电路结构中，有的是采用互补静态CMOS电路结构的，这种电路需要的晶体管数目较多，这种电路除了面积较大外，速度也比较慢。有的是采用传输门理论的电路结构，有的是采用传输函数理论实现的电路结构，这些电路中因为要减少晶体管数目，都是在产生异或电路后接一个反向器产生同或逻辑功能，因此电路的关键路径达到4级晶体管，反向器的个数也比较多，这样电路的速度和功耗性能还是没有达到理想的程度。也有电路设计者设计了并行实现同或电路和异或电路的加法器结构，但该电路采用的是非全电压摆幅的同或电路和异或电路，因此在低电源电压下不能正常的工作。因此目前的全加器电路结构，要么是高电压高功耗下具有高速的特点，要么是低电压下得到低功耗，但速度慢。

由图1可见：是采用互补静态CMOS的全加器电路结构。整个电路由28个晶体管组成。该结构除了面积大之外，速度也比较慢，具有如下特点：

1.在和位与进位产生的电路中，包含有一长串的PMOS管；

2.Co信号的固有电容相当大，包括了两个扩散电容，六个门电容加线电容；

3.进位产生电路需要两个反向阶段。在加法器中，进位通路的延迟往往是设计高速全加器的首要目标；

4.和位产生电路需要一个额外的逻辑操作，这不是十分重要，因为在组成多位加法器时，该延迟仅在传输延迟中出现一次。

互补CMOS电路实现的全加器结构，由于电路关键路径长，晶体管数目多，因此电路的功耗大，速度慢。

由图2可见：是根据传输函数理论提出了传输函数全加器单元，该电路仅需要16个晶体管。该加法器单元有一个XOR电路(H＝A XOR B)，后面接一个反向器实现XNOR函数(H′)，然后H和H′都用来控制传输门来产生Sum和Co的输出。反向器的存在引入了不期望的延迟，并导致H和H’有0-0和1-1信号的重叠。这种信号的重叠使传输门表现为传递管(passtransistor)，在输出信号上引起毛刺，即伪翻转。这种毛刺将导致电路功耗的增加。同时反向器的存在引入了短路电流功耗，因为在PMOS和NMOS瞬间同时导通时，存在电流从电源到地流动。因此这种电路也存在着功耗大速度慢的缺点，该电路的优点与图1相比，需要的晶体管数大大减少。

由图3可见：给出了另一种用16个晶体管实现的高速低功耗全加器单元。该电路同时用4个晶体管分别实现高速低功耗的XOR和XNOR门，使H和H’的输出保持同时性，其输出同时去控制传输门，实现全加器的功能。这种电路与图2的电路相比有几个优点：第一，在关键路径上去掉了反向器，减少了电路的延迟。第二该实现平衡了H和H’的延迟，减少毛刺的发生率。第三，去掉了H后面的反向器，降低了节点H的电容。同时不使用反向器和标准的CMOS电路，消减了反向器引入的短路电流功耗。同时H和H′输出的非完全电压摆幅降低了节点H和H′在翻转时的功耗。因此该电路在功耗和速度上，与前面提到的全加器结构相比，有较大优势。

但其XOR/XNOR实现电路在低电源电压下驱动能力有限。实际上，在一定情况下内部节点H，H’会比正常信号高或低一个晶体管的阈值电压|V_t|。即该XOR/XNOR电路会产生弱信号的问题。这是因为NMOS能完全传输信号“0”；但在传输信号“1”时，输出就是弱“1”信号，即输出的高电压和输入的高电压相比有一个电压降V_nt，此处V_nt是NMOS管的阈值电压。相对应的，对PMOS管来说，可以完全传输“1”信号，但在传输信号“0”时，输出也是弱“0”信号，即输出变成|V_pt|，V_pt是PMOS管的阈值电压。虽然弱信号在高电压环境下是能正确的驱动其后续电路得到正确的输出，但不能保证它在低电压时也能得到正确结果。因此该电路仅适用于高电源电压环境下，在低电源电压下不适用。

发明内容

本实用新型需要解决的技术问题是提供了一种低电压低功耗高速的1位CMOS全加器电路，旨在解决目前只能在高电压，而不能在低电压情况下实现低功耗高速的缺陷。

为了解决上述技术问题，本实用新型是通过以下技术方案实现的：

本实用新型包括异或电路(用H表示)，同或电路(用H1表示)，求和电路，进位电路；所述的异或电路和同或电路控制求和电路以及进位电路来产生和位输出和进位输出；

所述的进位电路包括第四传输门和第五传输门；所述的第四传输门和第五传输门的输入端分别与进位输入和第二加法器输入连接，其第一控制端和第二控制端分别与求和电路和进位电路的第一控制端以及第二控制端连接，其输出端耦合在一起以作为进位电路的进位输出；

所述的同或电路包括第一PMOS管，第二PMOS管，第一传输门，第二NMOS管；

所述的第一PMOS管的源极与电源连接，其栅极与第一加法器输入连接，其漏极与第二PMOS管的源极连接；

所述的第二PMOS管的栅极与第二加法器输入连接；

所述的第一传输门的第一控制端通过反相器与第一加法器输入连接，其第二控制端与第一加法器输入连接，其输入端与第二加法器输入连接；

所述的第二NMOS管的漏极与第一加法器输入连接，其源极与第二PMOS管的漏极以及第一传输门的输出端耦合在一起以作为求和电路和进位电路的第一控制端；

所述的异或电路包括第四PMOS管，第二传输门，第四NMOS管，第五NMOS管；

所述的第四PMOS管的源极与第一加法器输入连接，其栅极和第二NMOS管的栅极耦合在一起与第二加法器输入连接；

所述的第二传输门的第一控制端与第一加法器输入连接，其第二控制端通过反相器与第一加法器输入连接，其输入端与第二加法器输入连接；

所述的第四NMOS管的漏极与第四PMOS管的漏极以及第二传输门的输出端耦合在一起以作为求和电路和进位电路的第二控制端，其栅极与第一加法器输入连接，其源极与第五NMOS管的漏极连接；

所述的第五NMOS管的栅极与第二加法器输入连接，其源极接地；

所述的求和电路包括第十PMOS管，第九PMOS管，第三传输门，第九NMOS管；

所述的第十PMOS管的源极与电源连接，其栅极与求和电路和进位电路的第一控制端连接，其漏极与第九PMOS管的源极连接；

所述的第九PMOS管的栅极与进位输入连接；

所述的第三传输门的第一控制端与求和电路和进位电路的第二控制端连接，其第二控制端与求和电路和进位电路的第一控制端连接，其输入端与进位输入连接；

所述的第九NMOS管的漏极与求和电路和进位电路的第一控制端连接，其栅极与进位输入连接，其源极与第九PMOS管的漏极以及第三传输门的输出端耦合在一起以作为求和电路的和位输出。

与现有技术相比，本实用新型的有益效果是：由于在低电源电压环境和高电压环境下都能正常工作，保证了其应用在集成电路上功能的正确性。

附图说明

图1是现有技术中一种1位全加器的互补静态CMOS电路图；

图2是现有技术中一种传输函数全加器单元电路图；

图3是现有技术中一种16个晶体管的CMOS全加器电路图；

图4是本实用新型的电路图；

其中：异或电路1，同或电路2，求和电路3，进位电路4，反相器5，第四PMOS管11，第二传输门12，第四NMOS管13，第五NMOS管14，第一PMOS管21，第二PMOS管22，第一传输门23，第二NMOS管24，第十PMOS管31，第九PMOS管32，第三传输门33，第九NMOS管34，第四传输门41，第五传输门42，第十一PMOS管51，第十NMOS管52第五PMOS管121，第三NMOS管122，第三PMOS管231，第一NMOS管232，第八PMOS管331，第八NMOS管332，第七PMOS管411，第七NMOS管412，第六PMOS管421，第六NMOS管422。

具体实施方式

下面结合附图与具体实施方式对本实用新型作进一步详细描述：

由图4可见：本实用新型包括异或电路1，同或电路2，求和电路3，进位电路4；所述的异或电路1和同或电路2控制求和电路3以及进位电路4来产生和位输出和进位输出；

所述的进位电路包括第四传输门41和第五传输门42；所述的第四传输门41和第五传输门42的输入端分别与进位输入和第二加法器输入连接，其第一控制端和第二控制端分别与求和电路3和进位电路4的第一控制端以及第二控制端连接，其输出端耦合在一起以作为进位电路的进位输出；

所述的同或电路2包括第一PMOS管21，第二PMOS管22，第一传输门23，第二NMOS管24；

所述的第一PMOS管21的源极与电源连接，其栅极与第一加法器输入连接，其漏极与第二PMOS管22的源极连接；

所述的第二PMOS管22的栅极与第二加法器输入连接；

所述的第一传输门23的第一控制端通过反相器5与第一加法器输入连接，其第二控制端与第一加法器输入连接，其输入端与第二加法器输入连接；

所述的第二NMOS管24的漏极与第一加法器输入连接，其源极与第二PMOS管22的漏极以及第一传输门23的输出端耦合在一起以作为求和电路和进位电路的第一控制端；

所述的异或电路1包括第四PMOS管11，第二传输门12，第四NMOS管13，第五NMOS管14；

所述的第四PMOS管11的源极与第一加法器输入连接，其栅极和第二NMOS管24的栅极耦合在一起与第二加法器输入连接；

所述的第二传输门12的第一控制端与第一加法器输入连接，其第二控制端通过反相器5与第一加法器输入连接，其输入端与第二加法器输入连接；

所述的第四NMOS管13的漏极与第四PMOS管11的漏极以及第二传输门12的输出端耦合在一起以作为求和电路和进位电路的第二控制端，其栅极与第一加法器输入连接，其源极与第五NMOS管14的漏极连接；

所述的第五NMOS管14的栅极与第二加法器输入连接，其源极接地；

所述的求和电路3包括第十PMOS管31，第九PMOS管32，第三传输门33，第九NMOS管34；

所述的第十PMOS管31的源极与电源连接，其栅极与求和电路和进位电路的第一控制端连接，其漏极与第九PMOS管32的源极连接；

所述的第九PMOS管32的栅极与进位输入连接；

所述的第三传输门33的第一控制端与求和电路和进位电路的第二控制端连接，其第二控制端与求和电路和进位电路的第一控制端连接，其输入端与进位输入连接；

所述的第九NMOS管34的漏极与求和电路和进位电路的第一控制端连接，其栅极与进位输入连接，其源极与第九PMOS管32的漏极以及第三传输门33的输出端耦合在一起以作为求和电路的和位输出；

所述的第一传输门23由第三PMOS管231和第一NMOS管232组成；

所述的第二传输门12由第五PMOS管121和第三NMOS管122组成；

所述的第三传输门33由第八PMOS管331和第八NMOS管332组成；

所述的反相器5由第十一PMOS管51和第十NMOS管52组成；

所述的第四传输门41由第七PMOS管411和第七NMOS管412组成；

所述的第五传输门42由第六PMOS管421和第六NMOS管422组成；

所述的第五传输门42的输入端还可以与第一加法器输入连接；

所述的第一PMOS管21和第二PMOS管22的栅极还可以分别与第二加法器输入和第一加法器输入连接；

所述的第四NMOS管13和第五NMOS管14的栅极还可以分别与第二加法器输入和第一加法器输入连接。

下面对本实用新型的原理作如下描述：

本实用新型的目的是设计一种能在低电源电压环境下工作的低功耗高速的1位CMOS全加器电路，以克服现有加法器电路结构中存在的功耗性能和速度性能上的矛盾问题。

为了实现低功耗的目的，一种技术是降低电源电压。因为电源电压在电路功耗计算公式中是平方项，降低电源电压对降低功耗来说至关重要。但在低电压集成电路设计中，就必须要能消除阈值电压的损失，保证电路的所有节点都在全电压摆幅上工作，才能得到正确的输出信号。同时降低电源电压也不应该降低电路的速度性能。为了高速的性能，本实用新型采用了并行实现同或电路和异或电路的结构，使电路关键路径降低到3级晶体管。

该电路同时采用了低电压低功耗XOR和XNOR电路，使XOR和XNOR的输出保持同时性，其输出同时去控制进位电路中两个传输门和另一个求和电路中一个传输门，实现全加器的功能。这种电路有如下几个优点：第一，在关键路径上仅为三级晶体管，减少了电路的延迟；第二，该电路平衡了XOR和XNOR的延迟，使H’和H的信号基本同时到达，减少毛刺的发生率；第三，该电路平衡H’和H后的负载电容；第四，该电路使反向器个数减少为1个，消减了反向器引入的短路电流功耗；第五，同时XOR和XNOR输出的完全电压摆幅，保证了整个电路所有节点都是完全电压摆幅，使电路在低电压环境下也能正常工作。

该电路采用的五晶体管XOR/XNOR电路，是全电压摆幅的电路结构，适合于低电源电压环境下应用。该电路解决了阈值电压降的问题和非零待机功耗损失的问题。这样使电路在高电压环境下和低电压环境下的功耗性能都较好。同时该电路的驱动能力也较大，在同样电路面积的情况下也能有较大的电路负载能力。

由于五晶体管的XOR和XNOR电路，加上输入上的一个反向器，使H和H’产生电路的关键路径均为2级晶体管，对输入A、B的负载电容基本平衡，因此信号到达H和H’的时间基本同时，这样就减少了Sum产生电路和Co产生电路发生毛刺的概率。而毛刺会导致电路产生额外的功耗，因此减少毛刺也就减少了电路的功耗。

下表是对所有可能输入信号的工作电路路径分析：

输入信号(A，B，Cin)	H’产生路径		H产生路径		Sum产生路径	Co产生路径
							值	路径	值	路径
	0，0，0	1	MP1，MP2	0							MP11，MN3	MP1，MP2，MN8	MP1，MP2，MN6
0，0，1					1	MP1，MP2	0	MP11，MN3	MP11，MN3，MP8	MP11，MN3，MP6

0，1，0	0	MN2	1	MP5	MN2，MP10，MP9	MP5，MN7
							0，1，1	0	MN2	1	MP5	MN2，MN9	MN2，MP7
1，0，0	0	MN1	1	MP4	MN1，MP10，MP9	MP4，MN7
							1，0，1	0	MN1	1	MP4	MN1，MN9	MN1，MP7
1，1，0	1	MN10，MP3	0	MN4，MN5	MN10，MP3，MN8	MN10，MP3，MN6
							1，1，1	1	MN10，MP3	0	MN4，MN5	MN10，MP3，MP8	MN4，MN5，MP6

可以看出，该电路在关键路径上仅有三级晶体管，与图3电路相同，比其他电路都小。但由于H和H’产生电路的驱动能力比图3电路的实现强，因此本电路的延迟比图3电路少，速度更快。与其他电路比，关键路径晶体管级数少，速度更快。

从电路上可以看出，H和H’后的驱动的负载电容基本相同，而两者的驱动能力又相同，因此进一步降低了后续毛刺发生率，降低了功耗。

该电路仅使用了一个反向器，与图1、图2相比，反向器个数有了减少，这样就削减了反向器引入的短路电流功耗，而且也减少了在关键路径上的反向器的个数。

由于采用的电路模块都是全电压摆幅电路，各个模块内的节点也是全电压摆幅，因此整个加法器电路的所有节点也是全电压摆幅。这样电路就可以保证在低电源电压环境下也能保持在高电源电压下的性能，保证功能的正确性。

根据上述的分析，该电路结构在功耗和速度上，与现有的全加结构相比，具有速度高、功耗低的优势。且该电路在低电源电压环境和高电压环境下都能正常工作。

Claims (9)

1.一种低电压低功耗高速的1位CMOS全加器电路，包括异或电路(1)，同或电路(2)，求和电路(3)，进位电路(4)；所述的异或电路(1)和同或电路(2)控制求和电路(3)以及进位电路(4)来产生和位输出和进位输出；

所述的进位电路包括第四传输门(41)和第五传输门(42)；所述的第四传输门(41)和第五传输门(42)的输入端分别与进位输入和第二加法器输入连接，其第一控制端和第二控制端分别与求和电路(3)和进位电路(4)的第一控制端以及第二控制端连接，其输出端耦合在一起以作为进位电路的进位输出；其特征在于：

所述的同或电路(2)包括第一PMOS管(21)，第二PMOS管(22)，第一传输门(23)，第二NMOS管(24)；

所述的第一PMOS管(21)的源极与电源连接，其栅极与第一加法器输入连接，其漏极与第二PMOS管(22)的源极连接；

所述的第二PMOS管(22)的栅极与第二加法器输入连接；

所述的第一传输门(23)的第一控制端通过反相器(5)与第一加法器输入连接，其第二控制端与第一加法器输入连接，其输入端与第二加法器输入连接；

所述的第二NMOS管(24)的漏极与第一加法器输入连接，其源极与第二PMOS管(22)的漏极以及第一传输门(23)的输出端耦合在一起以作为求和电路和进位电路的第一控制端；

所述的异或电路(1)包括第四PMOS管(11)，第二传输门(12)，第四NMOS管(13)，第五NMOS管(14)；

所述的第四PMOS管(11)的源极与第一加法器输入连接，其栅极和第二NMOS管(24)的栅极耦合在一起与第二加法器输入连接；

所述的第二传输门(12)的第一一控制端与第一加法器输入连接，其第二控制端通过反相器(5)与第一加法器输入连接，其输入端与第二加法器输入连接；

所述的第四NMOS管(13)的漏极与第四PMOS管(11)的漏极以及第二传输门(12)的输出端耦合在一起以作为求和电路和进位电路的第二控制端，其栅极与第一加法器输入连接，其源极与第五NMOS管(1，4)的漏极连接；

所述的第五NMOS管(14)的栅极与第二加法器输入连接，其源极接地；

所述的求和电路(3)包括第十PMOS管(31)，第九PMOS管(32)，第三传输门(33)，第九NMOS管(34)；

所述的第十PMOS管(31)的源极与电源连接，其栅极与求和电路和进位电路的第一控制端连接，其漏极与第九PMOS管(32)的源极连接；

所述的第九PMOS管(32)的栅极与进位输入连接；

所述的第三传输门(33)的第一控制端与求和电路和进位电路的第二控制端连接，其第二控制端与求和电路和进位电路的第一控制端连接，其输入端与进位输入连接；

所述的第九NMOS管(34)的漏极与求和电路和进位电路的第一控制端连接，其栅极与进位输入连接，其源极与第九PMOS管(32)的漏极以及第三传输门(33)的输出端耦合在一起以作为求和电路的和位输出。

2.根据权利要求1所述的低电压低功耗高速的1位CMOS全加器电路，其特征在于：所述的第一传输门(23)由第三PMOS管(231)和第一NMOS管(232)组成。

3.根据权利要求1所述的低电压低功耗高速的1位CMOS全加器电路，其特征在于：所述的第二传输门(12)由第五PMOS管(121)和第三NMOS管(122)组成。

4.根据权利要求1所述的低电压低功耗高速的1位CMOS全加器电路，其特征在于：所述的第三传输门(33)由第八PMOS管(331)和第八NMOS管(332)组成。

5.根据权利要求1所述的低电压低功耗高速的1位CMOS全加器电路，其特征在于：所述的反相器(5)由第十一PMOS管(51)和第十NMOS管(52)组成。

6.根据权利要求1所述的低电压低功耗高速的1位CMOS全加器电路，其特征在于：所述的第四传输门(41)由第七PMOS管(411)和第七NMOS管(412)组成；所述的第五传输门(42)由第六PMOS管(421)和第六NMOS管(422)组成。

7.根据权利要求1所述的低电压低功耗高速的1位CMOS全加器电路，其特征在于：所述的第五传输门(42)的输入端还可以与第一加法器输入连接。

8.根据权利要求1所述的低电压低功耗高速的1位CMOS全加器电路，其特征在于：所述的第一PMOS管(21)和第二PMOS管(22)的栅极还可以分别与第二加法器输入和第一加法器输入连接。

9.根据权利要求1所述的低电压低功耗高速的1位CMOS全加器电路，其特征在于：所述的第四NMOS管(13)和第五NMOS管(14)的栅极还可以分别与第二加法器输入和第一加法器输入连接。

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