CN105720969A - 一种基于FinFET器件的一位全加器 - Google Patents

Abstract

本发明公开了一种基于FinFET器件的一位全加器，包括求和输出电路和进位输出电路，求和输出电路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管和第十FinFET管，进位输出电路包括第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第十七FinFET管和第十八FinFET管；优点是求和输出电路和进位输出电路局采用差分电路形式，通过交替工作实现求和输出和进位输出，由于本发明的一位加法器是差分工作，能够完全消除电路的静态功耗；同时实现相反的逻辑输出，不需要另外加反相器得到相反的逻辑，进一步的减少了晶体管的个数，由此电路面积、延时、功耗和功耗延时积均较小。

Description

一种基于FinFET器件的一位全加器

技术领域

本发明涉及一种一位全加器，尤其是涉及一种基于FinFET器件的一位全加器。

背景技术

随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管(鳍式场效晶体管，FinField-EffectTransistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。

一位全加器是数字运算最基本的单元，反映一位全加器的电路性能的主要指标是电路面积、延时、功耗和功耗延时积四个因素。设计一种电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的一位全加器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的一位全加器。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的一位全加器，包括求和输出电路和进位输出电路；所述的求和输出电路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管和第十FinFET管，所述的第一FinFET管和所述的第六FinFET管均为P型FinFET管，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管均为N型FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管均为低阈值FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管均为高阈值FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管鳍的个数均为1，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管鳍的个数均为2；所述的进位输出电路包括第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第十七FinFET管和第十八FinFET管，所述的第十一FinFET管和所述的第十五FinFET管均为P型FinFET管，所述的第十二FinFET管、所述的第十三FinFET管、所述的第十四FinFET管、所述的第十六FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均为N型FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均为低阈值FinFET管，所述的第十四FinFET管和所述的第十六FinFET管均为高阈值FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管鳍的个数均为1，所述的第十四FinFET管和所述的第十六FinFET管鳍的个数均为2；

所述的第一FinFET管的源极、所述的第六FinFET管的源极、所述的第十一FinFET管的源极和所述的第十五FinFET管的源极均接入电源，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的漏极、所述的第六FinFET管的背栅和所述的第六FinFET管的前栅连接且其连接端为所述的一位加法器的和信号输出端，所述的一位加法器的和信号输出端用于输出和信号，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第六FinFET管的漏极、所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的一位加法器的反相和信号输出端，所述的一位加法器的反相和信号输出端用于输出和信号的反相信号，所述的第二FinFET管的源极、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极和所述的第七FinFET管的漏极连接，所述的第三FinFET管的源极、所述的第八FinFET管的源极、所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接，所述的第四FinFET管的源极、所述的第五FinFET管的源极、所述的第九FinFET管的源极、所述的第十FinFET管的源极、所述的第十三FinFET管的源极、所述的第十四FinFET管的源极、所述的第十六FinFET管的源极和所述的第十八FinFET管的源极均接地；所述的第三FinFET管的前栅、所述的第三FinFET管的背栅、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第十七FinFET管的背栅和所述的第十七FinFET管的前栅连接且其连接端为所述的一位加法器的低位进位信号输入端，所述的一位加法器的低位进位信号输入端用于输入低一位的进位信号，所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第八FinFET管的背栅、所述的第八FinFET管的前栅、所述的第十二FinFET管的背栅和所述的第十二FinFET管的前栅连接且其连接端为所述的一位加法器的低位反相进位信号输入端，所述的一位加法器的低位反相进位信号输入端用于输入低一位的进位信号的反相信号；所述的第四FinFET管的背栅、所述的第十FinFET管的前栅、所述的第十六FinFET管的背栅和所述的第十八FinFET管的前栅连接且其连接端为所述的一位加法器的第一加数输入端，所述的一位加法器的第一加数输入端用于输入第一加数，所述的第四FinFET管的前栅、所述的第九FinFET管的前栅、所述的第十六FinFET管的前栅和所述的第十八FinFET管的背栅连接且其连接端为所述的一位加法器的第二加数输入端，所述的一位加法器的第二加数输入端用于输入第二加数，所述的第五FinFET管的前栅、所述的第九FinFET管的背栅、所述的第十三FinFET管的前栅和所述的第十四FinFET管的背栅连接且其连接端为所述的一位加法器的第一反相加数输入端，所述的一位加法器的第一反相加数输入端用于输入第一加数的反相信号，所述的第五FinFET管的背栅、所述的第十FinFET管的背栅、所述的第十三FinFET管的背栅和所述的第十四FinFET管的前栅连接且其连接端为所述的一位加法器的第二反相加数输入端，所述的一位加法器的第二反相加数输入端用于输入第二加数的反相信号，所述的第十一FinFET管的漏极、所述的第十二FinFET管的漏极、所述的第十四FinFET管的漏极、所述的第十五FinFET管的前栅和所述的第十五FinFET管的背栅连接且其连接端为所述的一位加法器的高位进位信号输出端，所述的一位加法器的高位进位信号输出端用于输出高一位的进位信号，所述的第十一FinFET管的前栅、所述的第十一FinFET管的背栅、所述的第十五FinFET管的漏极、所述的第十六FinFET管的漏极和所述的第十七FinFET管的漏极连接且其连接端为所述的一位加法器的高位反相进位信号输出端，所述的一位加法器的高位反相进位信号输出端用于输出高一位的进位信号的反相信号，所述的第十二FinFET管的源极和所述的第十三FinFET管的漏极连接，所述的第十七FinFET管的源极和所述的第十八FinFET管的漏极连接。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管的阈值电压均为0.1V，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管、所述的第十FinFET管、所述的第十四FinFET管和所述的第十六FinFET管的阈值电压均为0.6V。

与现有技术相比，本发明的优点在于电路相对传统差分级联电压开关逻辑加法器，电路得到了极大地简化，通过高阈值的N型FinFET管实现“与功能”，相当于两个传统CMOS管串联，降低电路的延时；低阈值的N型FinFET管实现“或功能”，相当于两个传统CMOS管并联，减少晶体管的个数，求和输出电路和进位输出电路都采用差分电路形式，当第一加数为A，第一加数的反相信号Ab，当第二加数为B，第二加数的反相信号Bb，低一位的进位信号Ci，低一位的进位信号的反向信号Cib，求和输出电路通过交替工作分别得到求和输出和求和输出的反向信号为异或符号，^-为取反符号；进位输出电路通过交替工作分别得到进位输出C_i+1＝AB+BC_i+AC_i和进位输出的反向信号+为或逻辑符号；由于本发明的一位加法器是差分工作，能够完全消除电路的静态功耗；同时实现相反的逻辑输出，不需要另外加反相器得到相反的逻辑，进一步的减少了晶体管的个数，由此电路面积、延时、功耗和功耗延时积均较小。

附图说明

图1(a)为传统CMOS的DCVSL逻辑一位全加器的求和输出电路的电路图；

图1(b)为传统CMOS的DCVSL逻辑一位全加器的进位输出电路的电路图；

图2(a)为本发明的一种基于FinFET器件的一位全加器的求和输出电路的电路图；

图2(b)为本发明的一种基于FinFET器件的一位全加器的进位输出电路的电路图；

图3(a)为标准电压(1v)下本发明的一位全加器求和输出电路基于BSIMIMG标准工艺仿真波形图；

图3(b)为标准电压(1v)下本发明的一位全加器进位输出电路基于BSIMIMG标准工艺仿真波形图。

图4(a)为超阈值电压(0.8v)下本发明的一位全加器求和输出电路基于BSIMIMG标准工艺仿真波形图；

图4(b)为标准电压(0.8v)下本发明的一位全加器进位输出电路基于BSIMIMG标准工艺仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2(a)和图2(b)所示，一种基于FinFET器件的一位全加器，包括求和输出电路和进位输出电路；求和输出电路包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10，第一FinFET管M1和第六FinFET管M6均为P型FinFET管，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10均为N型FinFET管，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8均为低阈值FinFET管，第四FinFET管M4、第五FinFET管M5、第九FinFET管M9和第十FinFET管M10均为高阈值FinFET管，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8鳍的个数均为1，第四FinFET管M4、第五FinFET管M5、第九FinFET管M9和第十FinFET管M10鳍的个数均为2；进位输出电路包括第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15、第十六FinFET管M16、第十七FinFET管M17和第十八FinFET管M18，第十一FinFET管M11和第十五FinFET管M15均为P型FinFET管，第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十六FinFET管M16、第十七FinFET管M17和第十八FinFET管M18均为N型FinFET管，第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十五FinFET管M15、第十七FinFET管M17和第十八FinFET管M18均为低阈值FinFET管，第十四FinFET管M14和第十六FinFET管M16均为高阈值FinFET管，第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十五FinFET管M15、第十七FinFET管M17和第十八FinFET管M18鳍的个数均为1，第十四FinFET管M14和第十六FinFET管M16鳍的个数均为2；

第一FinFET管M1的源极、第六FinFET管M6的源极、第十一FinFET管M11的源极和第十五FinFET管M15的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三FinFET管M3的漏极、第六FinFET管M6的背栅和第六FinFET管M6的前栅连接且其连接端为一位加法器的和信号输出端，一位加法器的和信号输出端用于输出和信号，第一FinFET管M1的前栅、第一FinFET管M1的背栅、第六FinFET管M6的漏极、第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为一位加法器的反相和信号输出端，一位加法器的反相和信号输出端用于输出和信号的反相信号，第二FinFET管M2的源极、第四FinFET管M4的漏极、第五FinFET管M5的漏极和第七FinFET管M7的漏极连接，第三FinFET管M3的源极、第八FinFET管M8的源极、第九FinFET管M9的漏极和第十FinFET管M10的漏极连接，第四FinFET管M4的源极、第五FinFET管M5的源极、第九FinFET管M9的源极、第十FinFET管M10的源极、第十三FinFET管M13的源极、第十四FinFET管M14的源极、第十六FinFET管M16的源极和第十八FinFET管M18的源极均接地；第三FinFET管M3的前栅、第三FinFET管M3的背栅、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第十七FinFET管M17的背栅和第十七FinFET管M17的前栅连接且其连接端为一位加法器的低位进位信号输入端，一位加法器的低位进位信号输入端用于输入低一位的进位信号，第二FinFET管M2的前栅、第二FinFET管M2的背栅、第八FinFET管M8的背栅、第八FinFET管M8的前栅、第十二FinFET管M12的背栅和第十二FinFET管M12的前栅连接且其连接端为一位加法器的低位反相进位信号输入端，一位加法器的低位反相进位信号输入端用于输入低一位的进位信号的反相信号；第四FinFET管M4的背栅、第十FinFET管M10的前栅、第十六FinFET管M16的背栅和第十八FinFET管M18的前栅连接且其连接端为一位加法器的第一加数输入端，一位加法器的第一加数输入端用于输入第一加数，第四FinFET管M4的前栅、第九FinFET管M9的前栅、第十六FinFET管M16的前栅和第十八FinFET管M18的背栅连接且其连接端为一位加法器的第二加数输入端，一位加法器的第二加数输入端用于输入第二加数，第五FinFET管M5的前栅、第九FinFET管M9的背栅、第十三FinFET管M13的前栅和第十四FinFET管M14的背栅连接且其连接端为一位加法器的第一反相加数输入端，一位加法器的第一反相加数输入端用于输入第一加数的反相信号，第五FinFET管M5的背栅、第十FinFET管M10的背栅、第十三FinFET管M13的背栅和第十四FinFET管M14的前栅连接且其连接端为一位加法器的第二反相加数输入端，一位加法器的第二反相加数输入端用于输入第二加数的反相信号，第十一FinFET管M11的漏极、第十二FinFET管M12的漏极、第十四FinFET管M14的漏极、第十五FinFET管M15的前栅和第十五FinFET管M15的背栅连接且其连接端为一位加法器的高位进位信号输出端，一位加法器的高位进位信号输出端用于输出高一位的进位信号，第十一FinFET管M11的前栅、第十一FinFET管M11的背栅、第十五FinFET管M15的漏极、第十六FinFET管M16的漏极和第十七FinFET管M17的漏极连接且其连接端为一位加法器的高位反相进位信号输出端，一位加法器的高位反相进位信号输出端用于输出高一位的进位信号的反相信号，第十二FinFET管M12的源极和第十三FinFET管M13的漏极连接，第十七FinFET管M17的源极和第十八FinFET管M18的漏极连接。

实施例二：如图2(a)和图2(b)所示，一种基于FinFET器件的一位全加器，包括求和输出电路和进位输出电路；求和输出电路包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10，第一FinFET管M1和第六FinFET管M6均为P型FinFET管，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10均为N型FinFET管，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8均为低阈值FinFET管，第四FinFET管M4、第五FinFET管M5、第九FinFET管M9和第十FinFET管M10均为高阈值FinFET管，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8鳍的个数均为1，第四FinFET管M4、第五FinFET管M5、第九FinFET管M9和第十FinFET管M10鳍的个数均为2；进位输出电路包括第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15、第十六FinFET管M16、第十七FinFET管M17和第十八FinFET管M18，第十一FinFET管M11和第十五FinFET管M15均为P型FinFET管，第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十六FinFET管M16、第十七FinFET管M17和第十八FinFET管M18均为N型FinFET管，第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十五FinFET管M15、第十七FinFET管M17和第十八FinFET管M18均为低阈值FinFET管，第十四FinFET管M14和第十六FinFET管M16均为高阈值FinFET管，第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十五FinFET管M15、第十七FinFET管M17和第十八FinFET管M18鳍的个数均为1，第十四FinFET管M14和第十六FinFET管M16鳍的个数均为2；

第一FinFET管M1的源极、第六FinFET管M6的源极、第十一FinFET管M11的源极和第十五FinFET管M15的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三FinFET管M3的漏极、第六FinFET管M6的背栅和第六FinFET管M6的前栅连接且其连接端为一位加法器的和信号输出端，一位加法器的和信号输出端用于输出和信号，第一FinFET管M1的前栅、第一FinFET管M1的背栅、第六FinFET管M6的漏极、第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为一位加法器的反相和信号输出端，一位加法器的反相和信号输出端用于输出和信号的反相信号，第二FinFET管M2的源极、第四FinFET管M4的漏极、第五FinFET管M5的漏极和第七FinFET管M7的漏极连接，第三FinFET管M3的源极、第八FinFET管M8的源极、第九FinFET管M9的漏极和第十FinFET管M10的漏极连接，第四FinFET管M4的源极、第五FinFET管M5的源极、第九FinFET管M9的源极、第十FinFET管M10的源极、第十三FinFET管M13的源极、第十四FinFET管M14的源极、第十六FinFET管M16的源极和第十八FinFET管M18的源极均接地；第三FinFET管M3的前栅、第三FinFET管M3的背栅、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第十七FinFET管M17的背栅和第十七FinFET管M17的前栅连接且其连接端为一位加法器的低位进位信号输入端，一位加法器的低位进位信号输入端用于输入低一位的进位信号，第二FinFET管M2的前栅、第二FinFET管M2的背栅、第八FinFET管M8的背栅、第八FinFET管M8的前栅、第十二FinFET管M12的背栅和第十二FinFET管M12的前栅连接且其连接端为一位加法器的低位反相进位信号输入端，一位加法器的低位反相进位信号输入端用于输入低一位的进位信号的反相信号；第四FinFET管M4的背栅、第十FinFET管M10的前栅、第十六FinFET管M16的背栅和第十八FinFET管M18的前栅连接且其连接端为一位加法器的第一加数输入端，一位加法器的第一加数输入端用于输入第一加数，第四FinFET管M4的前栅、第九FinFET管M9的前栅、第十六FinFET管M16的前栅和第十八FinFET管M18的背栅连接且其连接端为一位加法器的第二加数输入端，一位加法器的第二加数输入端用于输入第二加数，第五FinFET管M5的前栅、第九FinFET管M9的背栅、第十三FinFET管M13的前栅和第十四FinFET管M14的背栅连接且其连接端为一位加法器的第一反相加数输入端，一位加法器的第一反相加数输入端用于输入第一加数的反相信号，第五FinFET管M5的背栅、第十FinFET管M10的背栅、第十三FinFET管M13的背栅和第十四FinFET管M14的前栅连接且其连接端为一位加法器的第二反相加数输入端，一位加法器的第二反相加数输入端用于输入第二加数的反相信号，第十一FinFET管M11的漏极、第十二FinFET管M12的漏极、第十四FinFET管M14的漏极、第十五FinFET管M15的前栅和第十五FinFET管M15的背栅连接且其连接端为一位加法器的高位进位信号输出端，一位加法器的高位进位信号输出端用于输出高一位的进位信号，第十一FinFET管M11的前栅、第十一FinFET管M11的背栅、第十五FinFET管M15的漏极、第十六FinFET管M16的漏极和第十七FinFET管M17的漏极连接且其连接端为一位加法器的高位反相进位信号输出端，一位加法器的高位反相进位信号输出端用于输出高一位的进位信号的反相信号，第十二FinFET管M12的源极和第十三FinFET管M13的漏极连接，第十七FinFET管M17的源极和第十八FinFET管M18的漏极连接。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十五FinFET管M15、第十七FinFET管M17和第十八FinFET管M18的阈值电压均为0.1V，第四FinFET管M4、第五FinFET管M5、第九FinFET管M9、第十FinFET管M10、第十四FinFET管M14和第十六FinFET管M16的阈值电压均为0.6V。

为了验证本发明的一种基于FinFET器件的一位全加器的优益性，在BSIMIMG这种标准工艺下，使用电路仿真工具HSPICE在电路的输入频率为100MHz、400MHz、800MHz、1GHz的条件下，将本发明的一种基于FinFET器件的一位全加器、图1(a)和图2(a)所示的传统CMOS的DCVSL逻辑一位全加器(简称传统一位全加器)和BSIMIMG工艺库中的基于FinFET器件的同栅一位全加器(简称同栅一位全加器)这三种全加器的电路进行仿真比较分析，BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下本发明的一位全加器求和输出电路基于BSIMIMG标准工艺仿真波形图如图3(a)所示，标准电压(1v)下本发明的一位全加器进位输出电路基于BSIMIMG标准工艺仿真波形图如图3(b)所示超阈值电压(0.8v)下本发明的一位全加器求和输出电路基于BSIMIMG标准工艺仿真波形图如图4(a)所示，标准电压(0.8v)下本发明的一位全加器进位输出电路基于BSIMIMG标准工艺仿真波形图如图4(b)所示。

在BSIMIMG标准工艺，输入频率为100MHz条件下对三种全加器的电路进行仿真比较，其性能比较表如表1所示。

表1输入频率为100MHz时，三种全加器的性能比较表

从表1中可以得出：本发明的基于FinFET器件的一位全加器的求和输出电路与基于FinFET器件的同栅一位全加器的求和输出电路和传统CMOS的DCVSL逻辑一位全加器的求和输出电路相比，晶体管数量减少2个，延时分别降低了40％和降低了63％，平均总功耗分别升高了0.6％和升高了18％，功耗延时积分别降低了40％和降低了55％。本发明的基于FinFET器件的一位全加器进位输出电路与基于FinFET器件的同栅一位全加器的进位输出电路和传统CMOS的DCVSL逻辑一位全加器的进位输出电路相比，晶体管数量减少4个，延时分别降低了35％和降低了58％，平均总功耗分别降低了15％和降低了6％，功耗延时积分别降低了45％和降低了63％。

在BSIMIMG标准工艺，输入频率为400MHz条件下对三种全加器的电路进行仿真比较，其性能比较表如表2所示。

表2输入频率为400MHz时，三种全加器的性能比较表

从表2中可以得出：本发明的基于FinFET器件的一位全加器的求和输出电路与基于FinFET器件的同栅一位全加器的求和输出电路和传统CMOS的DCVSL逻辑一位全加器的求和输出电路相比，晶体管数量减少2个，延时分别降低了40％和降低了63％，平均总功耗分别降低了5％和升高了11％，功耗延时积分别降低了43％和降低了58.5％。本发明的基于FinFET器件的一位全加器的进位输出电路与基于FinFET器件的同栅一位全加器的进位输出电路和传统CMOS的DCVSL逻辑一位全加器的进位输出电路相比，晶体管数量减少4个，延时分别降低了35％和降低了58％，平均总功耗分别降低了14％和降低了6％，功耗延时积分别降低了44％和降低了63％。

在BSIMIMG标准工艺，输入频率为800MHz条件下对三种全加器的电路进行仿真比较，其性能比较表如表3所示。

表3输入频率为800MHz时，三种全加器的性能比较表

从表3中可以得出：本发明的基于FinFET器件的一位全加器的求和输出电路与基于FinFET器件的同栅一位全加器的求和输出电路和传统CMOS的DCVSL逻辑一位全加器的求和输出电路相比，晶体管数量减少2个，延时分别降低了40％和降低了63％，平均总功耗分别降低了8.5％和升高了5％，功耗延时积分别降低了45.5％和降低了61％。本发明的基于FinFET器件的一位全加器的进位输出电路与基于FinFET器件的同栅一位全加器的进位输出电路和传统CMOS的DCVSL逻辑一位全加器的进位输出电路相比，晶体管数量减少4个，延时分别降低了35％和降低了58％，平均总功耗分别降低了12.5％和降低了4.5％，功耗延时积分别降低了43％和降低了62％。

在BSIMIMG标准工艺，输入频率为1G条件下对三种全加器的电路进行仿真比较，其性能比较表如表4所示。

表4输入频率为1G时，三种全加器的性能比较表

从表4中可以得出：本发明的基于FinFET器件的一位全加器的求和输出电路与基于FinFET器件的同栅一位全加器的求和输出电路和传统CMOS的DCVSL逻辑一位全加器的求和输出电路相比，晶体管数量减少2个，延时分别降低了40％和降低了63％，平均总功耗分别降低了10％和升高了3％，功耗延时积分别降低了46％和降低了62％。本发明的基于FinFET器件的一位全加器的进位输出电路与基于FinFET器件的同栅一位全加器的进位输出电路和传统CMOS的DCVSL逻辑一位全加器的进位输出电路相比，晶体管数量减少4个，延时分别降低了35％和降低了58％，平均总功耗分别降低了12％和升高了4％，功耗延时积分别降低了43％和降低了62％。

由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于FinFET器件的一位全加器与基于FinFET器件的同栅一位全加器和传统CMOS的DCVSL逻辑一位全加器相比，晶体管的数量减少了6个，延时、功耗和功耗延时积也得到了显著优化。

Claims (2)

1.一种基于FinFET器件的一位全加器，包括求和输出电路和进位输出电路，其特征在于所述的求和输出电路包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管和第十FinFET管，所述的第一FinFET管和所述的第六FinFET管均为P型FinFET管，所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管和所述的第十FinFET管均为N型FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管均为低阈值FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管均为高阈值FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管鳍的个数均为1，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管和所述的第十FinFET管鳍的个数均为2；所述的进位输出电路包括第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第十七FinFET管和第十八FinFET管，所述的第十一FinFET管和所述的第十五FinFET管均为P型FinFET管，所述的第十二FinFET管、所述的第十三FinFET管、所述的第十四FinFET管、所述的第十六FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均为N型FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管均为低阈值FinFET管，所述的第十四FinFET管和所述的第十六FinFET管均为高阈值FinFET管，所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管鳍的个数均为1，所述的第十四FinFET管和所述的第十六FinFET管鳍的个数均为2；

所述的第一FinFET的源极、所述的第六FinFET管的源极、所述的第十一FinFET管的源极和所述的第十五FinFET管的源极均接入电源，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的漏极、所述的第六FinFET管的背栅和所述的第六FinFET管的前栅连接且其连接端为所述的一位加法器的和信号输出端，所述的一位加法器的和信号输出端用于输出和信号，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第六FinFET管的漏极、所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的一位加法器的反相和信号输出端，所述的一位加法器的反相和信号输出端用于输出和信号的反相信号，所述的第二FinFET管的源极、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极和所述的第七FinFET管的漏极连接，所述的第三FinFET管的源极、所述的第八FinFET管的源极、所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接，所述的第四FinFET管的源极、所述的第五FinFET管的源极、所述的第九FinFET管的源极、所述的第十FinFET管的源极、所述的第十三FinFET管的源极、所述的第十四FinFET管的源极、所述的第十六FinFET管的源极和所述的第十八FinFET管的源极均接地；所述的第三FinFET管的前栅、所述的第三FinFET管的背栅、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第十七FinFET管的背栅和所述的第十七FinFET管的前栅连接且其连接端为所述的一位加法器的低位进位信号输入端，所述的一位加法器的低位进位信号输入端用于输入低一位的进位信号，所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第八FinFET管的背栅、所述的第八FinFET管的前栅、所述的第十二FinFET管的背栅和所述的第十二FinFET管的前栅连接且其连接端为所述的一位加法器的低位反相进位信号输入端，所述的一位加法器的低位反相进位信号输入端用于输入低一位的进位信号的反相信号；所述的第四FinFET管的背栅、所述的第十FinFET管的前栅、所述的第十六FinFET管的背栅和所述的第十八FinFET管的前栅连接且其连接端为所述的一位加法器的第一加数输入端，所述的一位加法器的第一加数输入端用于输入第一加数，所述的第四FinFET管的前栅、所述的第九FinFET管的前栅、所述的第十六FinFET管的前栅和所述的第十八FinFET管的背栅连接且其连接端为所述的一位加法器的第二加数输入端，所述的一位加法器的第二加数输入端用于输入第二加数，所述的第五FinFET管的前栅、所述的第九FinFET管的背栅、所述的第十三FinFET管的前栅和所述的第十四FinFET管的背栅连接且其连接端为所述的一位加法器的第一反相加数输入端，所述的一位加法器的第一反相加数输入端用于输入第一加数的反相信号，所述的第五FinFET管的背栅、所述的第十FinFET管的背栅、所述的第十三FinFET管的背栅和所述的第十四FinFET管的前栅连接且其连接端为所述的一位加法器的第二反相加数输入端，所述的一位加法器的第二反相加数输入端用于输入第二加数的反相信号，所述的第十一FinFET管的漏极、所述的第十二FinFET管的漏极、所述的第十四FinFET管的漏极、所述的第十五FinFET管的前栅和所述的第十五FinFET管的背栅连接且其连接端为所述的一位加法器的高位进位信号输出端，所述的一位加法器的高位进位信号输出端用于输出高一位的进位信号，所述的第十一FinFET管的前栅、所述的第十一FinFET管的背栅、所述的第十五FinFET管的漏极、所述的第十六FinFET管的漏极和所述的第十七FinFET管的漏极连接且其连接端为所述的一位加法器的高位反相进位信号输出端，所述的一位加法器的高位反相进位信号输出端用于输出高一位的进位信号的反相信号，所述的第十二FinFET管的源极和所述的第十三FinFET管的漏极连接，所述的第十七FinFET管的源极和所述的第十八FinFET管的漏极连接。

2.根据权利要求1所述的一种基于FinFET器件的一位全加器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第六FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十五FinFET管、所述的第十七FinFET管和所述的第十八FinFET管的阈值电压均为0.1V，所述的第四FinFET管、所述的第五FinFET管、所述的第九FinFET管、所述的第十FinFET管、所述的第十四FinFET管和所述的第十六FinFET管的阈值电压均为0.6V。