CN109818598B - 一种触发器、触发器电路控制方法、芯片及电子设备 - Google Patents

Abstract

本发明实施例提供一种触发器、触发器电路控制方法、芯片及电子设备，该触发器包括：预放电输入电路和输出锁存电路；输出锁存电路连接于所述预放电输入电路的第一数据节点；所述预放电输入电路用于，在触发器写第一状态的数据信号时，若时钟信号为高电平，至少将第一数据节点放电到低电平，以使所述输出锁存电路锁存第一状态的前一反相输出数据信号；及在时钟信号为低电平时，在第一数据节点锁存第二状态的数据信号；第一状态与第二状态逻辑相反；所述输出锁存电路用于，在时钟信号为高电平时，锁存第一状态的前一反相输出数据信号，在时钟信号为低电平时，将第一数据节点锁存的第二状态的数据信号进行输出。本发明实施例可提升触发器的速度。

Description

一种触发器、触发器电路控制方法、芯片及电子设备

技术领域

本发明实施例涉及电路技术领域，具体涉及一种触发器、触发器电路控制方法、芯片及电子设备。

背景技术

触发器(Flip-Flop)是芯片中的基本功能电路单元；在芯片中，组合逻辑在触发器之间产生特定的功能，然后通过时钟信号控制触发器传输数据和保持数据，从而大量的组合逻辑和触发器可形成芯片中特定功能的电路。

目前芯片的数据处理量越来越大，而大量的数据处理需要芯片具有更高的运算速度，这就对触发器的速度提出了越来越高的要求；因此，如何提升触发器的速度成为了本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明实施例提供一种触发器、触发器电路控制方法、芯片及电子设备，以提升触发器的速度。

为实现上述目的，本发明实施例提供如下技术方案：

一种触发器，包括：预放电输入电路和输出锁存电路；所述输出锁存电路连接于所述预放电输入电路的第一数据节点；

所述预放电输入电路用于，在触发器写第一状态的数据信号时，若时钟信号为高电平，至少将第一数据节点放电到低电平，以使所述输出锁存电路锁存第一状态的前一反相输出数据信号；及在时钟信号为低电平时，在第一数据节点锁存第二状态的数据信号；第一状态与第二状态逻辑相反；

所述输出锁存电路用于，在时钟信号为高电平时，锁存第一状态的前一反相输出数据信号，在时钟信号为低电平时，将第一数据节点锁存的第二状态的数据信号进行输出。

可选的，所述预放电输入电路包括：锁存级电路，预放电模块，和差分输入级电路；

所述差分输入级电路连接于所述锁存级电路和预放电模块之间，且锁存级电路通过形成的第一数据节点和第二数据节点与差分输入级电路连接；

所述预放电模块通过形成的第一数据节点和第二数据节点与差分输入级电路连接；

所述差分输入级电路接入数据信号，反相数据信号和时钟信号；所述预放电模块接入时钟信号；

所述输出锁存电路连接于所述锁存级电路形成的第一数据节点，且接入时钟信号。

可选的，所述预放电模块用于，在触发器写第一状态的数据信号时，若时钟信号为高电平，则开始使能，将第一数据节点和第二数据节点放电到低电平，以使得输出锁存电路锁存第一状态的前一反相输出数据信号；及在时钟信号为低电平时，结束使能；

所述差分输入级电路用于，在时钟信号为低电平时进行开启，以在第一数据节点锁存第二状态的数据信号。

可选的，所述触发器还包括：

第一反相器，用于将数据信号进行反相，得到反相数据信号；

时钟信号产生电路，用于产生时钟信号。

可选的，所述锁存级电路包括：第一锁存器和第二锁存器；

其中，第一锁存器包括：第一PMOS管和第二PMOS管；第一PMOS管的源极接电源电压，漏极与第二PMOS管P2的栅极连接，栅极与第二PMOS管的漏极连接；第二PMOS管的源极接电源电压；第一PMOS管的栅极与第二PMOS管的漏极之间形成第二数据节点；

第二锁存器包括：第三PMOS管和第四PMOS管；第三PMOS管的源极接电源电压，漏极与第四PMOS管的栅极连接，栅极与第四PMOS管的漏极连接；第四PMOS管的源极接电源电压；第三PMOS管的栅极与第四PMOS管的漏极之间形成第一数据节点。

可选的，所述预放电模块包括：第一NMOS管，第二NMOS管，第三NMOS管，和第四NMOS管；

其中，第一NMOS管的源极接地，栅极接入第二数据节点，漏极与第二NMOS管的漏极连接；第二NMOS管的源极接地，栅极接入时钟信号；第一NMOS管的漏极与第二NMOS管的漏极之间形成第一数据节点；

第三NMOS管的源极接地，栅极接入第一数据节点，漏极与第四NMOS管的漏极连接；第四NMOS管的源极接地，栅极接入时钟信号；第三NMOS管的漏极与第四NMOS管的漏极之间形成第二数据节点。

可选的，所述差分输入级电路包括：第五PMOS管，第六PMOS管，第七PMOS管和第八PMOS管；

第五PMOS管与第六PMOS管串联接于第一PMOS管的漏极和第一NMOS管的漏极之间；第五PMOS管的栅极接入时钟信号，第六PMOS管的栅极接入第一状态的数据信号；

第七PMOS管和第八PMOS管串联接于第三PMOS管的漏极和第三NMOS管的漏极之间；第七PMOS管的栅极接入时钟信号，第八PMOS管P8的栅极接入第二状态的数据信号。

可选的，所述输出锁存电路包括：第九PMOS管，第十PMOS管，第十一PMOS管，第五NMOS管，第六NMOS管，第七NMOS管，第二反相器和第三反相器；

其中，第二反相器输出第二输出数据信号，第三反相器输出反相输出数据信号，所述反相输出数据信号为第一输出数据信号的反相；所述第一输出数据信号为第一状态；

第九PMOS管的源极接电源电压VDD，栅极接入第二输出数据信号，漏极与第十PMOS管的漏极连接；第十PMOS管的源极接电源电压，栅极接时钟信号；

第十一PMOS管，第五NMOS管N5，第六NMOS管N6依序串联接于第九PMOS管的漏极和地之间，其中第十一PMOS管的栅极接第一数据节点，第五NMOS管的栅极接时钟信号，第六NMOS管的栅极接入第二输出数据信，第六NMOS管的源极接地；

第十一PMOS管和第五NMOS管之间形成第一输出数据信号，并接入第三反相器的输入端；第二反相器的输入端与第三反相器的输入端连接，输出端输出第二输出数据信号；

第七NMOS管N7的源极接地，栅极接第一数据节点L0，漏极连接第三反相器的输入端。

可选的，当触发器写入1时，如果时钟信号为1，第五PMOS管和第七PMOS管关闭，第二NMOS管和第四NMOS管开启，第一数据节点和第二数据节点被放电到低电平，使得第一NMOS管和第三NMOS管关闭，第一PMOS管和第三PMOS管被开启；并且第十PMOS管关闭，第五NMOS管开启，第十一PMOS管开启，第七NMOS管关闭，第九PMOS管和第六NMOS管构成反相电路并与第二反相器组成反馈回路，锁存前一反相输出数据信号，前一反相输出数据信号为逻辑1；

如果时钟信号跳转到0，第五PMOS管和第七PMOS管开启，第二NMOS管和第四NMOS管关闭，第八PMOS管开启，电源电压经过第三PMOS管、第七PMOS管和第八PMOS管的通路对第二数据节点充电，将第二数据节点拉升到逻辑1，使得第一NMOS管开启，第一数据节点被保持到0；并且第十PMOS管开启，第五NMOS管关闭，电源电压经过第十PMOS管和第十一PMOS管对第一输出数据信号充电，将第一输出数据信号拉升到逻辑1，第一输出数据信号经过第三反相器反相后输出0。

可选的，当触发器写入0时，如果时钟信号为1时，第五PMOS管和第七PMOS管关闭，第二NMOS管和第四NMOS管开启，第一数据节点和第二数据节点被放电到低电平，以使得第一NMOS管和第三NMOS管关闭，且第一PMOS管和第三PMOS管开启；并且，第十PMOS管关闭，第五NMOS管开启，第一数据节点开启第十一PMOS管而关闭第七NMOS管，第九PMOS管和第六NMOS管组成反相电路并与第二反相器组成反馈回路，锁存前一反相输出数据信号，前一反相输出数据信号为逻辑0；

当时钟信号跳变到0时，第五PMOS管和第七PMOS管开启，第二NMOS管和第四NMOS管关闭，且第六PMOS管开启，电源电压经过第一PMOS管，第三PMOS管和第六PMOS管的通路对第一数据节点充电，将第一数据节点拉升到逻辑1，以使第三NMOS管开启而第二数据节点保持在逻辑0；并且，第十一PMOS管关闭，第七NMOS管开启，第一输出数据信号通过第七NMOS管放电并被下降到逻辑0后，经过第三反相器反相后输出1。

可选的，所述触发器还包括：第四反相器，用于将扫描数据反相为反相扫描数据；第五反相器，用于将反相扫描使能信号反相为扫描使能信号；

所述差分输入级电路还包括：扫描电路，用于扫描数据。

可选的，所述扫描电路包括：第十二PMOS管，第十三PMOS管，第十四PMOS管，第十五PMOS管，第十六PMOS管，第十七PMOS管；

第十二PMOS管和第十三PMOS管串联接于第五PMOS管和第一NMOS管之间；第十二PMOS管的栅极接入扫描数据，第十三PMOS管的栅极接入反相扫描使能信号；

第十四PMOS管与第六PMOS管连接，且第十四PMOS管与第六PMOS管串联接于第五PMOS管和第一NMOS管之间，并与第十二PMOS管和第十三PMOS管相并联；第十四PMOS管的栅极接入扫描使能信号；

第十五PMOS管与第八PMOS管连接，第十五PMOS管与第八PMOS管串联接于第七PMOS管和第三NMOS管之间；第十五PMOS管的栅极接入扫描使能信号；

第十六PMOS管和第十七PMOS管串联接于第七PMOS管和第三NMOS管之间，并与第十五PMOS管与第八PMOS管相并联；第十六PMOS管的栅极接入反相扫描数据，第十七PMOS管的栅极接入反相扫描使能信号。

本发明实施例还提供一种触发器电路控制方法，基于上述所述的触发器；所述方法包括：

在触发器写第一状态的数据信号时，若时钟信号为高电平，触发器的预放电输入电路至少将第一数据节点放电到低电平，以使所述触发器的输出锁存电路锁存第一状态的前一反相输出数据信号；所述预放电输入电路通过第一数据节点与所述输出锁存电路连接；

在时钟信号为低电平时，预放电输入电路在第一数据节点锁存第二状态的数据信号；及输出锁存电路将第一数据节点锁存的第二状态的数据信号进行输出；第一状态与第二状态逻辑相反。

本发明实施例还提供一种芯片，包括上述所述的触发器。

本发明实施例还提供一种电子设备，包括上述所述的芯片。

可以看出，本发明实施例提供的触发器中，传输到触发器的输出锁存电路的数据是由触发器的预放电输入电路通过预放电产生，而并不由导入的数据信号实现，因此在建立时间满足时，输出锁存电路可在时钟信号调整到低电平时立即的送出数据信号的反相数据，从而降低触发器的建立时间，提升触发器的速度。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为传统触发器的电路结构；

图2为本发明实施例提供的触发器的结构示意图；

图3为本发明实施例提供的触发器的另一结构示意图；

图4为本发明实施例提供的触发器的再一结构示意图；

图5为对触发器写1时相应的波形示意图；

图6为对触发器写0时相应的波形示意图；

图7为本发明实施例提供的触发器的又一结构示意图；

图8为本发明实施例提供的触发器的又另一结构示意图；

图9为本发明实施例提供的触发器电路控制方法的流程图。

具体实施方式

本发明的发明人经过研究发现，影响触发器速度的关键因素是触发器的建立时间(setup time)的快慢，触发器的建立时间越快，则触发器速度越快；触发器的建立时间是指触发器的时钟信号上升沿到来以前，触发器的数据信号稳定不变的时间。然而，目前触发器的建立时间有待进一步降低，因此本发明提供一种改进的触发器的电路结构，以通过降低触发器的建立时间，来达到提升触发器的速度的效果。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为传统触发器的电路结构，在传统触发器中，锁存器(锁存器可分为主锁存器和从锁存器)使用传输门(或三态门)结合时钟信号来进行数据采集、数据传输和数据保存，其中传输门(或三态门)同时需要两个状态的时钟信号来驱动，因而时钟信号需要用反相器来产生互补的两相时钟；

具体的，如图1所示，传统触发器可以包括：两个锁存器(主锁存器01和从锁存器02)，互补时钟信号产生电路03，以及两个反相器(反相器INV0a和反相器INV1c)；

其中，主锁存器01主要包括：传输门PG0，交叉耦合的反相器INV0c和三态反相器INV0b；

从锁存器02主要包括：传输门PG1，交叉耦合的反相器INV1a和三态反相器INV1b；

互补时钟信号产生电路03主要包括：两个串联的反相器ICK0和ICK1；反相器ICK0将时钟信号CKN反相，产生相反逻辑状态的时钟信号CKNB，进一步通过反相器ICK1的作用，产生与时钟信号CKN同逻辑状态的时钟信号CKN1，CKNB与CKN1是两个逻辑状态互补的时钟信号。

如图1所示，反相器INV0a可将输入触发器的数据信号D反相，以产生反相数据信号DB；传输门PG0包括接收时钟信号CKN1的控制端和接收时钟信号CKNB的反相控制端，传输门PG0的输出端连接到反相器INV0c的输入端；反相器INV0c的输出端连接到从锁存器02中传输门PG1的输入端；三态反相器INV0b包括时钟信号CKNB控制的使能端，时钟信号CKN1控制的反相使能端，连接到反相器INV0c的输出端的数据信号输入端，和连接到反相器INV0c的输入端的数据信号输出端；

在从锁存器02中，传输门PG1包括接收时钟信号CKNB的控制端和接收时钟信号CKN1的反相控制端，传输门PG1的输出端连接到反相器INV1a的输入端；三态反相器INV1b包括时钟信号CKN1控制的使能端，时钟信号CKNB控制的反相使能端，连接到反相器INV1a的输出端的数据信号输入端，和连接到反相器INV1a的输入端的数据信号输出端；三态反相器INV1b的数据信号输出端耦合到反相器INV1c的输入端。

图1中，在时钟信号CKN1和CKNB的偏置下，传输门PG0和PG1的工作状态相反，三态反相器INV0b和INV1b的工作状态也相反，图1所示触发器的工作过程可以如下：

当时钟信号CKN处于高电平(如时钟信号CKN为逻辑1)时，反相器ICK0将时钟信号CKNB降低为低电平(如时钟信号CKNB翻转为逻辑0)，反相器ICK1将时钟信号CKN1驱动到高电平(如时钟信号CKN1翻转为逻辑1)，传输门PG0导通，反相器INV0c将反相数据信号DB进行反相，得到数据信号MQ；并且处于高电平的时钟信号CKN1和处于低电平的时钟信号CKNB关闭传输门PG1，进而将主锁存器01和从锁存器02隔离；

当时钟信号CKN跳变到低电平(如时钟信号CKN为逻辑0)时，反相器ICK0将时钟信号CKNB驱动到高电平(如时钟信号CKNB翻转为逻辑1)，反相器ICK1将时钟信号CKN1降低到低电平(如时钟信号CKN1翻转为逻辑0)，从而传输门PG0关闭，将主锁存器01与数据信号D隔离，数据信号MQ被主锁存器01锁存；同时，传输门PG1开启，数据信号MQ通过传输门PG1到达反相器INV1a的输入端，如图1所示，到达反相器INV1a输入端的数据信号以Q表示，数据信号Q进一步经反相器INV1c反相后，输出反相数据信号QB。

可以看出，当时钟信号CKN为逻辑1时，时钟信号CKNB翻转到逻辑0且时钟信号CKN1翻转到逻辑1，传输门PG0打开，数据信号D经反相器INV0a反相后，反相数据信号DB经反相器INV0c反相后，称为数据信号MQ；

当时钟信号CKN翻转到逻辑0时，时钟信号CKNB翻转到逻辑1且时钟信号CKN1翻转到逻辑0，传输门PG1打开，数据信号MQ输入到从锁存器02，并被反相器INV1c反相后，输出反相数据信号QB；同时，传输门PG0关闭，数据信号MQ被主锁存器01锁存。

由图1所示传统触发器的结构和工作过程可以看出，触发器对数据信号的建立时间取决于数据信号D转换到数据信号MQ的时间，与时钟信号延迟的差值，即建立时间为＝T(D->MQ)-T(时钟信号延迟)；可见，降低触发器的建立时间可通过降低数据信号D转换到数据信号MQ的延迟实现，或者增加时钟信号延迟实现；然而，在传统触发器的结构中，数据信号D转换到数据信号MQ的延迟很难改善，而增加时钟信号延迟又会导致，触发器输出QB的速度变慢，甚至增加过多的触发器功耗；可见，传统触发器的结构难以降低建立时间，而触发器较长的建立时间将限制触发器的速度提升，因此亟需改进触发器的电路结构，以降低触发器的建立时间，从而达到提升触发器速度的效果。

基于此，本发明实施例提供改进的触发器，以降低触发器的建立时间，达到提升触发器速度的效果。

作为一种可选实现，图2示出了本发明实施例提供的触发器的一种可选结构示意图，参照图2，该触发器可以包括：预放电输入电路1和输出锁存电路2；

预放电输入电路1可具有第一数据节点L0，输出锁存电路2可连接于预放电输入电路1的第一数据节点L0；

在发明实施例中，如果触发器写第一状态的数据信号D，第一状态可以是逻辑0或逻辑1，则预放电输入电路1可被配置为：若时钟信号为高电平(如逻辑1)，至少将第一数据节点L0放电到低电平(如逻辑0)，以使输出锁存电路2锁存第一状态的前一反相输出数据信号；及在时钟信号为低电平(如逻辑0)时，在第一数据节点L0锁存第二状态的数据信号；第一状态与第二状态逻辑相反；

可选的，例如写第一状态的数据信号为逻辑1，而逻辑相反的第二状态可以为0；相应的，若第一状态为1，则第二状态为0；

在触发器需要写第一状态的数据信号时，触发器(如触发器的输出锁存电路)现存的前一第一输出数据信号应为第二状态，且前一反相输出数据信号(前一第一输出数据信号的反相)应为第一状态；若以q1表示第一输出数据信号，QB表示反相输出数据信号(q1的反相)，示例的，在触发器写的数据信号D为高电平(如逻辑1)时，触发器现存的前一第一输出数据信号q1应为低电平(如0)且前一反相输出数据信号QB应为高电平(如逻辑1)，即对于输入D(n+1)＝1，则q1(n)＝0，QB(n)＝1；

从而，输出锁存电路2可用于：在时钟信号为高电平时，锁存第一状态的前一反相输出数据信号，在时钟信号为低电平时，将第一数据节点锁存的第二状态的数据信号进行输出。

可以看出，本发明实施例提供的触发器中，传输到触发器的输出锁存电路的数据是由触发器的预放电输入电路通过预放电产生，而并不由导入的数据信号实现，因此在建立时间满足时，输出锁存电路可在时钟信号调整到低电平时立即的送出数据信号的反相数据，从而降低触发器的建立时间，提升触发器的速度。并且，本发明实施例可降低时钟信号到输出数据信号的输出延迟，从而在降低触发器建立时间的基础上，降低触发器的输出延迟。

可选的，图3示出了本发明实施例提供的触发器的另一种可选结构示意图，图3细化了图2所示预放电输入电路的可选结构；参照图3，触发器可以包括：

第一反相器INV1，预放电输入电路1和输出锁存电路2；第一反相器INV1用于对输入触发器的数据信号D进行反相，得到反相数据信号DB。

其中，预放电输入电路1可以包括：锁存级电路11，预放电模块12，和差分输入级电路13；

其中，差分输入级电路13连接于锁存级电路11和预放电模块12之间，且锁存级电路11通过形成的第二数据节点R0和第一数据节点L0与差分输入级电路连接，预放电模块12通过形成的第二数据节点R0和第一数据节点L0与差分输入级电路连接；

进一步，差分输入级电路13可接入数据信号D，反相数据信号DB和时钟信号CKN；时钟信号CKN也可接入预放电模块12；

输出锁存电路2连接于锁存级电路11形成的第一数据节点L0，且时钟信号CKN接入输出锁存电路2。

基于本发明实施例提供的触发器，预放电模块12被配置为：

在触发器写入第一状态的数据信号时，若时钟信号CKN为高电平(如逻辑1)，则开始使能，将第一数据节点L0和第二数据节点R0放电到低电平，以使得输出锁存电路2锁存第一状态的前一反相输出数据信号；及当时钟信号CKN跳转到低电平(如逻辑0)，结束使能；

差分输入级电路13被配置为：

在时钟信号为低电平时进行开启，以在第一数据节点L0锁存第二状态的数据信号。

从而，输出锁存电路2可从第一数据节点L0获取第二状态的数据信号，并进行输出；可选的，输出锁存电路2可输出反相输出数据信号QB，QB与第二状态的数据信号同状态，均可认为是第二状态。

可以看出，本发明实施例提供的触发器中，传输到触发器的输出锁存电路的数据是由触发器的预放电输入电路产生，而并不由导入数据信号实现，因此在建立时间满足时，输出锁存电路可在时钟信号调整到逻辑0时立即的送出数据信号的反相数据，从而降低触发器的建立时间，提升触发器的速度。并且，本发明实施例可降低时钟信号到输出数据信号的延迟，在降低触发器建立时间的基础上，降低触发器的输出延迟。

可选的，本发明实施例提供的触发器还可包括：时钟信号产生电路，用于产生时钟信号CKN。

作为一种可选实现，图4示出了本发明实施例提供的触发器的再一可选结构示意图，参照图4，本发明实施例提供的触发器可以包括：第一反相器INV1，预放电输入电路1和输出锁存电路2；第一反相器INV1用于对输入触发器的数据信号D进行反相，得到反相数据信号DB。

其中，预放电输入电路1可以包括：锁存级电路11，预放电模块12，和差分输入级电路13。

锁存级电路11可以包括：第一锁存器111和第二锁存器112；

其中，第一锁存器111可以包括：第一PMOS管P1和第二PMOS管P2；第一PMOS管P1的源极接电源电压VDD，漏极与第二PMOS管P2的栅极连接，栅极与第二PMOS管P2的漏极连接；第二PMOS管P2的源极接电源电压VDD；第一PMOS管P1的漏极与第二PMOS管P2的栅极之间形成数据节点LP0，第一PMOS管P1的栅极与第二PMOS管P2的漏极之间形成第二数据节点R0；

第二锁存器112可以包括：第三PMOS管P3和第四PMOS管P4；第三PMOS管P3的源极接电源电压VDD，漏极与第四PMOS管P4的栅极连接，栅极与第四PMOS管P4的漏极连接；第四PMOS管P4的源极接电源电压VDD；第三PMOS管P3的漏极与第四PMOS管P4的栅极之间形成数据节点RP0，第三PMOS管P3的栅极与第四PMOS管P4的漏极之间形成第一数据节点L0。

预放电模块12可以包括：第一NMOS管N1，第二NMOS管N2，第三NMOS管N3，和第四NMOS管N4；

第一NMOS管N1的源极接地，栅极接入第二数据节点R0，漏极与第二NMOS管N2的漏极连接；第二NMOS管N2的源极接地，栅极接入时钟信号CKN；第一NMOS管N1的漏极与第二NMOS管N2的漏极之间形成第一数据节点L0(与第三PMOS管P3的栅极与第四PMOS管P4的漏极之间形成的第一数据节点L0一致)；

第三NMOS管N3的源极接地，栅极接入第一数据节点L0，漏极与第四NMOS管N4的漏极连接；第四NMOS管N4的源极接地，栅极接入时钟信号CKN；第三NMOS管N3的漏极与第四NMOS管N4的漏极之间形成第二数据节点R0(与第一PMOS管P1的栅极与第二PMOS管P2的漏极之间形成的第二数据节点R0一致)。

差分输入级电路13可以包括：第五PMOS管P5，第六PMOS管P6，第七PMOS管P7和第八PMOS管P8；

第五PMOS管P5与第六PMOS管P6串联接于第一PMOS管P1的漏极和第一NMOS管N1的漏极之间；如图4所示，第五PMOS管P5与第六PMOS管P6串联接于数据节点LP0和第一数据节点L0之间；第五PMOS管P5的栅极接入时钟信号CKN，第六PMOS管P6的栅极接入数据信号D；

第七PMOS管P7和第八PMOS管P8串联接于第三PMOS管P3的漏极和第三NMOS管N3的漏极之间；如图4所示，第七PMOS管P7和第八PMOS管P8串联接于数据节点RP0和第二数据节点R0之间；第七PMOS管P7的栅极接入时钟信号CKN，第八PMOS管P8的栅极接入反相数据信号DB(即在数据信号D为第一状态时，反相数据信号DB为第二状态的数据信号)。

输出锁存电路2可以包括：第九PMOS管P9，第十PMOS管P10，第十一PMOS管P11，第五NMOS管N5，第六NMOS管N6，第七NMOS管N7，第二反相器INV2和第三反相器INV3；

其中，第二反相器INV2输出第二输出数据信号q2，第三反相器INV3输出反相输出数据信号QB；反相输出数据信号QB为第一输出数据信号q1的反相，如果触发器写入第一状态的数据信号D，第一输出数据信号q1可以为第一状态；

第九PMOS管P9的源极接电源电压VDD，栅极接入第二输出数据信号q2，漏极与第十PMOS管P10的漏极连接；第十PMOS管P10的源极接电源电压VDD，栅极接时钟信号CKN；

第十一PMOS管P11，第五NMOS管N5，第六NMOS管N6依序串联接于第九PMOS管P9的漏极和地之间，其中第十一PMOS管P11的栅极接第一数据节点L0，第五NMOS管N5的栅极接时钟信号CKN，第六NMOS管N6的栅极接入第二输出数据信q2，第六NMOS管N6的源极接地；

第十一PMOS管P11和第五NMOS管N5之间形成第一输出数据信号q1，并接入第三反相器INV3的输入端；即第三反相器INV3的输入端接入第一数据信号q1，输出端输出与q1反相的反相输出数据信号QB；第二反相器INV2的输入端与第三反相器INV3的输入端连接，输出端输出第二输出数据信号q2；

第七NMOS管N7的源极接地，栅极接第一数据节点L0，漏极连接第三反相器INV3的输入端。

基于图4所示触发器的结构，触发器的一种可选工作过程可以如下：

可选的，一方面，当触发器写入逻辑1时，输入触发器的数据信号D为高电平，触发器现存的第一输出数据信号q1应为低电平(如逻辑0)、反相输出数据信号QB为高电平(如逻辑1)，如对于输入D(n+1)＝1，则q1(n)＝0，QB(n)＝1；

可选的，结合图5所示对触发器写1时相应的波形示意，在时钟信号CKN为逻辑1时，差分输入级电路13中的第五PMOS管P5和第七PMOS管P7关闭，预放电模块12中第二NMOS管N2和第四NMOS管N4开启，第一数据节点L0和第二数据节点R0被放电到低电平，因而第一NMOS管N1和第三NMOS管N3关闭；进而，锁存级电路11中第一PMOS管P1和第三PMOS管P3被第二数据节点R0和第一数据节点L0开启，数据节点LP0和RP0被充电到逻辑1；

在输出锁存电路2中，由于时钟信号CKN为逻辑1，第十PMOS管P10关闭并且第五NMOS管N5开启，同时第一数据节点L0开启第十一PMOS管P11并且关闭第七NMOS管N7，从而第九PMOS管P9和第六NMOS管N6构成反相电路并与第二反相器INV2组成反馈回路，锁存了现存的QB值；

当时钟信号CKN跳转到逻辑0时，差分输入级电路13中第五PMOS管P5和第七PMOS管P7开启，且预放电模块12中第二NMOS管N2和第四NMOS管N4关闭；由于数据信号D经第一反相器INV1反相后，反相数据信号DB为逻辑0，因此差分输入级电路12中第八PMOS管P8开启，从而电源电压VDD将经过PMOS管P3、P7和P8的通路对第二数据节点R0充电，从而将第二数据节点R0拉升到逻辑1(即第二数据节点R0跳转到高电平)；在第二数据节点R0跳转到高电平(如逻辑1)后，预放电模块12中第一NMOS管N1开启，从而第一数据节点L0被保持到低电平(如逻辑0)；

在输出锁存电路2中，由于第一数据节点L0被预放电到逻辑0，当时钟信号CKN跳变到逻辑0时，第十PMOS管P10开启且第五NMOS管N5关闭，电源电压VDD经过PMOS管P10和P11对第一输出数据信号q1充电，从而将q1拉升到逻辑1，q1经过第三反相器INV3反相后，QB被写为0(即反相输出数据信号为0)。

可选的，另一方面，当触发器写逻辑0时，输入触发器的输入数据信号D为低电平(如逻辑0)，触发器现存的第一输出数据信号q1应为高电平(如逻辑1)、反相输出数据信号QB为低电平(如逻辑0)，如对于输入D(n+1)＝0，则q1(n)＝1，QB(n)＝0；

可选的，结合图6所示对触发器写0时相应的波形示意，当时钟信号CKN为逻辑1时，差分输入级电路13中的第五PMOS管P5和第七PMOS管P7关闭，预放电模块12中第二NMOS管N2和第四NMOS管N4开启，第一数据节点L0和第二数据节点R0被放电到低电平，从而预放电模块12中的第一NMOS管N1和第三NMOS管N3关闭；进而，锁存级电路11中第一PMOS管P1和第三PMOS管P3开启，数据节点LP0和RP0被充电到逻辑1；

在输出锁存电路2中，由于时钟信号CKN为逻辑1，第十PMOS管P10关闭而第五NMOS管N5开启，同时，第一数据节点L0可开启第十一PMOS管P11而关闭第七NMOS管N7，从而第九PMOS管P9和第六NMOS管N6可组成反相电路，并与第二反相器INV2组成反馈回路，锁存现存的QB值；

当时钟信号跳变到逻辑0时，差分输入级电路13中的第五PMOS管P5和第七PMOS管P7开启，预放电模块12中第二NMOS管N2和第四NMOS管N4关闭，处于低电平的数据信号D可开启第六PMOS管P6，从而电源电压VDD将经过PMOS管P1、P5和P6的通路对第一数据节点L0充电，将第一数据节点L0拉升到高电平(如逻辑1)；第一数据节点L0跳变到高电平后，第三NMOS管N3开启而第二数据节点R0被保持在低电平；

在输出锁存电路2中，由于第一数据节点L0被拉升到高电平，从而第十一PMOS管P11关闭，而第七NMOS管N7开启，第一输出数据信号q1通过第七NMOS管N7放电并被下降到低电平(如逻辑0)，进而经过第三反相器INV3反相后，QB被写为1(即反相输出数据信号为1)。

可选的，图4所示触发器的电路结构和图2、图3相应的功能电路中，数据信号D和反相数据信号DB的接入可以互换，如第六PMOS管可接入反相数据信号DB，第八PMOS管P8可接入数据信号D，从而QB可与数据信号D同相；通过如此调整，可在电路需要上升沿或下降沿时，可以保持图4电路结构和电路时序不变，仅通过互换接入的信号，高效的实现电路功能。

基于上述电路工作过程可以看出，传输到触发器的输出锁存电路的数据是由触发器的预放电输入电路产生，而并不由导入的数据信号D实现，因此在建立时间满足时，输出锁存电路可在时钟信号调整到逻辑0时立即的送出QB，从而降低触发器的建立时间，提升触发器的速度。

进一步，在本发明实施例中时钟信号CKN与数据信号D，反相数据信号DB属于同级，在同一支路上，并不需要通过传统触发器的多级门延迟实现，因此本发明实施例可极大的降低触发器的建立时间，从而将触发器的建立时间控制在0或负值。

可选的，下表1示出了本发明实施例提供的触发器与传统触发器在14nm下的仿真结果比对示意，可参照；通过表1可以看出，本发明实施例提供的触发器能够优化建立时间，并同时减小输出延迟；

D(n+1)＝1QB(n)＝1	传统触发器	本发明
			输出延迟	39.2960ps	15.9986ps
建立时间	14.6517ps	-5.8476ps

表1

可选的，更进一步，本发明实施例提供的触发器可使用单相位的时钟信号，可以有效解决传统触发器的时钟信号交叠的问题，利于建立时间的优化，和施加时钟信号后输出QB的时序优化。同时，本发明实施例提供的触发器中的输出锁存电路的性能较为优异，可以节约数据输出的时序开销。

可见，本发明实施例提供的触发器可以降低建立时间，并降低输出延迟，提升触发器速度。

作为本发明实施例公开内容的一种可选实现，图7示出了本发明实施例提供的触发器的又一可选结构，结合图3和图7所示，图7所示的触发器中，预放电输入电路1的差分输入级电路13还可以包括：扫描电路131，用于扫描数据；

通过设置扫描电路131可以使得触发器带有扫描功能，使得触发器可以用于芯片的可测性设计；可选的，扫描电路131可以接入扫描数据(SDI)，反相扫描数据(SDIB)，扫描使能信号(SE)，反相扫描使能信号(SEB)等；当SE＝1时候，扫描电路可选择SDI，也就是第一数据节点L0的值反映SDI的值，当SE＝0时，第一数据节点L0的值可反映数据信号D的值，扫描电路可以认为是基于SE控制的一个选择器。

可选的，在差分输入级电路13中设置扫描电路131的一种电路实现可选如图8所示，图8示出了本发明实施例提供的触发器的又另一可选结构，图8所示的触发器还可以包括：第四反相器INV4，用于将扫描数据(SDI)反相为反相扫描数据(SDIB)，第五反相器INV5，用于将反相扫描使能信号(SEB)反相为扫描使能信号(SE)；

更进一步的，结合图4和图8所示，差分输入级电路13还可以包括：第十二PMOS管P12，第十三PMOS管P13，第十四PMOS管P14，第十五PMOS管P15，第十六PMOS管P16，和第十七PMOS管P17；

可选的，第十二PMOS管P12和第十三PMOS管P13可串联接于第五PMOS管P5和第一NMOS管N1之间；第十二PMOS管P12的栅极接入扫描数据(SDI)，第十三PMOS管P13的栅极接入反相扫描使能信号(SEB)；

第十四PMOS管P14与第六PMOS管P6连接，且第十四PMOS管P14与第六PMOS管P6串联接于第五PMOS管P5和第一NMOS管N1之间，并与第十二PMOS管P12和第十三PMOS管P13相并联；第十四PMOS管P14的栅极接入扫描使能信号(SE)；

第十五PMOS管P15与第八PMOS管P8连接，第十五PMOS管P15与第八PMOS管P8串联接于第七PMOS管P7和第三NMOS管N3之间；第十五PMOS管P15的栅极接入扫描使能信号(SE)；

第十六PMOS管P16和第十七PMOS管P17串联接于第七PMOS管P7和第三NMOS管N3之间，并与第十五PMOS管P15与第八PMOS管P8相并联；第十六PMOS管P16的栅极接入反相扫描数据(SDIB)，第十七PMOS管P17的栅极接入反相扫描使能信号(SEB)。

可选的，扫描电路131可以包括：图8中第十二PMOS管P12，第十三PMOS管P13，第十四PMOS管P14，第十五PMOS管P15，第十六PMOS管P16，和第十七PMOS管P17。

本发明实施例提供的带扫描功能的触发器可在不增加逻辑级数的情况下，实现数据选择的功能，对于触发器的建立时间几乎不造成影响；本发明实施例可在降低触发器建立时间的基础上，进一步提供扫描功能。

基于本发明实施例提供的触发器，本发明实施例还提供一种触发器电路控制方法；可选的，图9示出了本发明实施例提供的触发器电路控制方法的流程图，参照图9，该流程可以包括：

步骤S100、在触发器写第一状态的数据信号时，若时钟信号为高电平，触发器的预放电输入电路至少将第一数据节点放电到低电平，以使所述触发器的输出锁存电路锁存第一状态的前一反相输出数据信号；所述预放电输入电路通过第一数据节点与所述输出锁存电路连接；

步骤S110、在时钟信号为低电平时，预放电输入电路在第一数据节点锁存第二状态的数据信号；及输出锁存电路将第一数据节点锁存的第二状态的数据信号进行输出；第一状态与第二状态逻辑相反。

可选的，本发明实施例提供的触发器电路控制方法的细化内容和电路工作流程可与前文描述的触发器的内容相互对应参照，此处不再赘述。

本发明实施例还提供一种芯片，该芯片可以包括上述所述的本发明实施例提供的触发器；通过将芯片中关键路径的触发器替换为本发明实施例提供的触发器，可以使得触发器的建立时间得到优化，从而解决芯片在高速应用中关键路径的建立时间违反时序的问题，并实现整体路径的时序优化。

本发明实施例还提供一种电子设备，该电子设备可以包括上述所述的本发明实施例提供的芯片；可选的，该电子设备可以是终端设备也可以是服务器设备。

上文描述了本发明实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本发明实施例披露、公开的实施例方案。

虽然本发明实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种触发器，其特征在于，包括：预放电输入电路和输出锁存电路；所述输出锁存电路连接于所述预放电输入电路的第一数据节点，以降低触发器的建立时间；

所述预放电输入电路用于，在触发器写第一状态的数据信号时，若时钟信号为高电平，至少将第一数据节点放电到低电平，以使所述输出锁存电路锁存第一状态的前一反相输出数据信号；及在时钟信号为低电平时，在第一数据节点锁存第二状态的数据信号；第一状态与第二状态逻辑相反；

所述输出锁存电路用于，在时钟信号为高电平时，锁存第一状态的前一反相输出数据信号，在时钟信号为低电平时，将第一数据节点锁存的第二状态的数据信号进行输出。

2.根据权利要求1所述的触发器，其特征在于，所述预放电输入电路包括：锁存级电路，预放电模块，和差分输入级电路；

所述差分输入级电路连接于所述锁存级电路和预放电模块之间，且锁存级电路通过形成的第一数据节点和第二数据节点与差分输入级电路连接；

所述预放电模块通过形成的第一数据节点和第二数据节点与差分输入级电路连接；

所述差分输入级电路接入数据信号，反相数据信号和时钟信号；所述预放电模块接入时钟信号；

所述输出锁存电路连接于所述锁存级电路形成的第一数据节点，且接入时钟信号。

3.根据权利要求2所述的触发器，其特征在于，所述预放电模块用于，在触发器写第一状态的数据信号时，若时钟信号为高电平，则开始使能，将第一数据节点和第二数据节点放电到低电平，以使得输出锁存电路锁存第一状态的前一反相输出数据信号；及在时钟信号为低电平时，结束使能；

所述差分输入级电路用于，在时钟信号为低电平时进行开启，以在第一数据节点锁存第二状态的数据信号。

4.根据权利要求2或3所述的触发器，其特征在于，还包括：

第一反相器，用于将数据信号进行反相，得到反相数据信号；

时钟信号产生电路，用于产生时钟信号。

5.根据权利要求4所述的触发器，其特征在于，所述锁存级电路包括：第一锁存器和第二锁存器；

其中，第一锁存器包括：第一PMOS管和第二PMOS管；第一PMOS管的源极接电源电压，漏极与第二PMOS管P2的栅极连接，栅极与第二PMOS管的漏极连接；第二PMOS管的源极接电源电压；第一PMOS管的栅极与第二PMOS管的漏极之间形成第二数据节点；

第二锁存器包括：第三PMOS管和第四PMOS管；第三PMOS管的源极接电源电压，漏极与第四PMOS管的栅极连接，栅极与第四PMOS管的漏极连接；第四PMOS管的源极接电源电压；第三PMOS管的栅极与第四PMOS管的漏极之间形成第一数据节点。

6.根据权利要求5所述的触发器，其特征在于，所述预放电模块包括：第一NMOS管，第二NMOS管，第三NMOS管，和第四NMOS管；

其中，第一NMOS管的源极接地，栅极接入第二数据节点，漏极与第二NMOS管的漏极连接；第二NMOS管的源极接地，栅极接入时钟信号；第一NMOS管的漏极与第二NMOS管的漏极之间形成第一数据节点；

第三NMOS管的源极接地，栅极接入第一数据节点，漏极与第四NMOS管的漏极连接；第四NMOS管的源极接地，栅极接入时钟信号；第三NMOS管的漏极与第四NMOS管的漏极之间形成第二数据节点。

7.根据权利要求6所述的触发器，其特征在于，所述差分输入级电路包括：第五PMOS管，第六PMOS管，第七PMOS管和第八PMOS管；

第五PMOS管与第六PMOS管串联接于第一PMOS管的漏极和第一NMOS管的漏极之间；第五PMOS管的栅极接入时钟信号，第六PMOS管的栅极接入第一状态的数据信号；

第七PMOS管和第八PMOS管串联接于第三PMOS管的漏极和第三NMOS管的漏极之间；第七PMOS管的栅极接入时钟信号，第八PMOS管P8的栅极接入第二状态的数据信号。

8.根据权利要求5-7任一项所述的触发器，其特征在于，所述输出锁存电路包括：第九PMOS管，第十PMOS管，第十一PMOS管，第五NMOS管，第六NMOS管，第七NMOS管，第二反相器和第三反相器；

其中，第二反相器输出第二输出数据信号，第三反相器输出反相输出数据信号，所述反相输出数据信号为第一输出数据信号的反相；所述第一输出数据信号为第一状态；

第九PMOS管的源极接电源电压VDD，栅极接入第二输出数据信号，漏极与第十PMOS管的漏极连接；第十PMOS管的源极接电源电压，栅极接时钟信号；

第十一PMOS管，第五NMOS管N5，第六NMOS管N6依序串联接于第九PMOS管的漏极和地之间，其中第十一PMOS管的栅极接第一数据节点，第五NMOS管的栅极接时钟信号，第六NMOS管的栅极接入第二输出数据信，第六NMOS管的源极接地；

第十一PMOS管和第五NMOS管之间形成第一输出数据信号，并接入第三反相器的输入端；第二反相器的输入端与第三反相器的输入端连接，输出端输出第二输出数据信号；

第七NMOS管N7的源极接地，栅极接第一数据节点L0，漏极连接第三反相器的输入端。

9.根据权利要求8所述的触发器，其特征在于，当触发器写入1时，如果时钟信号为1，第五PMOS管和第七PMOS管关闭，第二NMOS管和第四NMOS管开启，第一数据节点和第二数据节点被放电到低电平，使得第一NMOS管和第三NMOS管关闭，第一PMOS管和第三PMOS管被开启；并且第十PMOS管关闭，第五NMOS管开启，第十一PMOS管开启，第七NMOS管关闭，第九PMOS管和第六NMOS管构成反相电路并与第二反相器组成反馈回路，锁存前一反相输出数据信号，前一反相输出数据信号为逻辑1；

如果时钟信号跳转到0，第五PMOS管和第七PMOS管开启，第二NMOS管和第四NMOS管关闭，第八PMOS管开启，电源电压经过第三PMOS管、第七PMOS管和第八PMOS管的通路对第二数据节点充电，将第二数据节点拉升到逻辑1，使得第一NMOS管开启，第一数据节点被保持到0；并且第十PMOS管开启，第五NMOS管关闭，电源电压经过第十PMOS管和第十一PMOS管对第一输出数据信号充电，将第一输出数据信号拉升到逻辑1，第一输出数据信号经过第三反相器反相后输出0。

10.根据权利要求8所述的触发器，其特征在于，当触发器写入0时，如果时钟信号为1时，第五PMOS管和第七PMOS管关闭，第二NMOS管和第四NMOS管开启，第一数据节点和第二数据节点被放电到低电平，以使得第一NMOS管和第三NMOS管关闭，且第一PMOS管和第三PMOS管开启；并且，第十PMOS管关闭，第五NMOS管开启，第一数据节点开启第十一PMOS管而关闭第七NMOS管，第九PMOS管和第六NMOS管组成反相电路并与第二反相器组成反馈回路，锁存前一反相输出数据信号，前一反相输出数据信号为逻辑0；

当时钟信号跳变到0时，第五PMOS管和第七PMOS管开启，第二NMOS管和第四NMOS管关闭，且第六PMOS管开启，电源电压经过第一PMOS管，第三PMOS管和第六PMOS管的通路对第一数据节点充电，将第一数据节点拉升到逻辑1，以使第三NMOS管开启而第二数据节点保持在逻辑0；并且，第十一PMOS管关闭，第七NMOS管开启，第一输出数据信号通过第七NMOS管放电并被下降到逻辑0后，经过第三反相器反相后输出1。

11.根据权利要求7所述的触发器，其特征在于，还包括：第四反相器，用于将扫描数据反相为反相扫描数据；第五反相器，用于将反相扫描使能信号反相为扫描使能信号；

所述差分输入级电路还包括：扫描电路，用于扫描数据。

12.根据权利要求11所述的触发器，其特征在于，所述扫描电路包括：第十二PMOS管，第十三PMOS管，第十四PMOS管，第十五PMOS管，第十六PMOS管，第十七PMOS管；

第十二PMOS管和第十三PMOS管串联接于第五PMOS管和第一NMOS管之间；第十二PMOS管的栅极接入扫描数据，第十三PMOS管的栅极接入反相扫描使能信号；

第十四PMOS管与第六PMOS管连接，且第十四PMOS管与第六PMOS管串联接于第五PMOS管和第一NMOS管之间，并与第十二PMOS管和第十三PMOS管相并联；第十四PMOS管的栅极接入扫描使能信号；

第十五PMOS管与第八PMOS管连接，第十五PMOS管与第八PMOS管串联接于第七PMOS管和第三NMOS管之间；第十五PMOS管的栅极接入扫描使能信号；

第十六PMOS管和第十七PMOS管串联接于第七PMOS管和第三NMOS管之间，并与第十五PMOS管与第八PMOS管相并联；第十六PMOS管的栅极接入反相扫描数据，第十七PMOS管的栅极接入反相扫描使能信号。

13.一种触发器电路控制方法，其特征在于，基于权利要求1-12任一项所述的触发器；所述方法包括：

在触发器写第一状态的数据信号时，若时钟信号为高电平，触发器的预放电输入电路至少将第一数据节点放电到低电平，以使所述触发器的输出锁存电路锁存第一状态的前一反相输出数据信号；所述预放电输入电路通过第一数据节点与所述输出锁存电路连接；

在时钟信号为低电平时，预放电输入电路在第一数据节点锁存第二状态的数据信号；及输出锁存电路将第一数据节点锁存的第二状态的数据信号进行输出；第一状态与第二状态逻辑相反。

14.一种芯片，其特征在于，包括权利要求1-12任一项所述的触发器。

15.一种电子设备，其特征在于，包括权利要求14所述的芯片。

Images