CN115865050A - 一种cmos低功耗边沿触发器 - Google Patents

Abstract

本发明公开了一种CMOS低功耗边沿触发器，包括：第一级主锁存电路，用于对输入信号进行信号采样；第二级从锁存电路，用于对第一级主锁存电路的输出信号进行信号保持；当时钟信号为低电平时，输入信号传入第一级主锁存电路，此时第二级从锁存电路的输出端维持上一个时钟状态的输出；当时钟信号由低电平转换为高电平时，第一级主锁存电路对采样到的输入信号进行锁存，同时第二级从锁存电路的输出端输出所采样到的输入信号；当时钟信号由高电平转换为低电平时，第二级从锁存电路维持所采样的输入信号且输出不变，直到下一个时钟上升沿读入新的输入信号。本发明采用单相位时钟，从而在触发器数据翻转率较低时具有更低的功耗。

Description

一种CMOS低功耗边沿触发器

技术领域

本发明涉及触发器技术领域，具体涉及一种CMOS低功耗边沿触发器。

背景技术

在典型的系统级芯片(System-on-Chip，SoC)中，主要由触发器构成的时序逻辑所消耗的功耗在芯片整体的功耗中占比较大，有的可以达到60％。同时在SoC芯片中触发器的数据翻转率却只有5％-15％。如此低的数据翻转率导致触发器消耗的功耗大部分被其内部用来产生双相位时钟信号的时钟反相器所占据。

如图1所示的传统触发器中，由于时钟反相器的存在，时钟反相器用于产生反相时钟信号，CK为时钟信号，CK经过时钟反相器NOT，产生与CK相位相反的反向时钟信号XCK；时钟信号每改变一次该时钟反相器内部的P/N MOS管的状态都会改变一次，MOS管在导通状态和截止状态间切换时会产生较大的功耗，这使得传统触发器的功耗较高。

发明内容

本发明所要解决的技术问题是传统触发器基于时钟反相器来产生反相时钟信号，时钟信号每改变一次该时钟反相器内部的P/N MOS管的状态都会改变一次，MOS管在导通状态和截止状态间切换时会产生较大的功耗，这使得传统触发器的功耗较高。

本发明目的在于提供一种CMOS低功耗边沿触发器，本发明采用单相位时钟，没有传统触发器中产生双相位时钟信号的时钟反相器，从而在触发器数据翻转率较低时具有更低的功耗。本发明的一种CMOS低功耗边沿触发器，功耗表现明显优于传统触发器，解决了传统触发器功耗较高的问题。

本发明通过下述技术方案实现：

一种CMOS低功耗边沿触发器，该触发器包括第一级主锁存电路和第二级从锁存电路，第一级主锁存电路的输出端与第二级从锁存电路的输入端连接，第二级从锁存电路的输出端作为触发器的输出；

第一级主锁存电路，用于对输入信号D进行信号采样：当时钟信号CP由高电平转换为低电平时，将输入信号D写入；当时钟信号CP由低电平转换为高电平时，结合反相器对输入信号D进行锁存；

第二级从锁存电路，用于对第一级主锁存电路的输出信号B进行信号保持：当时钟信号CP由低电平转换为高电平时，将输出信号B写入；当时钟信号CP由高电平转换为低电平时，结合反相器对输出信号B进行锁存；

当时钟信号CP为低电平时，输入信号D传入第一级主锁存电路的内部节点A和B，此时第二级从锁存电路的输出端Y维持上一个时钟状态的输出；当时钟信号CP由低电平转换为高电平时，第一级主锁存电路对采样到的输入信号D进行锁存，同时第二级从锁存电路的输出端输出刚刚所采样到的输入信号D；当时钟信号CP由高电平转换为低电平时，第二级从锁存电路维持刚刚所采样的输入信号D输出不变，直到下一个时钟上升沿读入新的输入信号D(即新的被采样信号)。

进一步地，该触发器还包括第三级输出驱动电路，第三级输出驱动电路的输入端连接第二级从锁存电路的输出端，第三级输出驱动电路的输出端作为触发器的输出；

第三级输出驱动电路，用于对第二级从锁存电路的输出信号进行信号增强，并输出。

进一步地，第三级输出驱动电路采用反相器。

进一步地，第一级主锁存电路包括第一二输入与非门电路结构、第二二输入与非门电路结构、第一反相器和第一时钟控制MOS管P2；

输入信号D经过第一反相器后，输入到第一二输入与非门的第一输入端；输入信号D未经过第一反相器，直接输入到第二二输入与非门的第一输入端；第一二输入与非门的输出端A与第二二输入与非门的第二输入端相连接；第二二输入与非门的输出端B与第一二输入与非门的第二输入端相连；第二二输入与非门的输出端B信号作为第一级主锁存电路的输出；

第一时钟控制MOS管P2的源极连接电源VDD，第一时钟控制MOS管P2的栅极连接时钟信号CP，第一时钟控制MOS管P2的漏极连接第一二输入与非门、第二二输入与非门。

进一步地，第一二输入与非门包括第三PMOS管P3、第五PMOS管P5、第二NMOS管N2和第三NMOS管N3，第三PMOS管P3的源极连接第一时钟控制MOS管P2的漏极，第三PMOS管P3的栅极连接第三NMOS管N3的栅极，第三PMOS管P3的漏极连接第五PMOS管P5的漏极，第五PMOS管P5的源极连接电源VDD，第五PMOS管P5的栅极连接第二NMOS管N2的栅极，第二NMOS管N2的源极连接第三NMOS管N3的漏极，第二NMOS管N2的漏极连接第五PMOS管P5的漏极，第三NMOS管N3的源极接地GND；

第二二输入与非门电路结构包括第四PMOS管P4、第六PMOS管P6、第四NMOS管N4和第五NMOS管N5，第四PMOS管P4的源极连接第一时钟控制MOS管P2的漏极，第四PMOS管P4的栅极连接输入信号D，第四PMOS管P4的漏极连接第六PMOS管P6的漏极，第六PMOS管P6的源极连接电源VDD，第六PMOS管P6的栅极连接第四NMOS管N4的栅极，第四NMOS管N4的漏极连接第六PMOS管P6的漏极，第四NMOS管N4的源极连接第五NMOS管N5的漏极，第五NMOS管N5的栅极连接输入信号D，第五NMOS管N5的源极接地GND；

第一反相器包括第一PMOS管P1和第一NMOS管N1，第一PMOS管P1的源极连接电源VDD，第一PMOS管P1的栅极连接第一NMOS管N1的栅极，第一PMOS管P1的漏极连接第一NMOS管N1的漏极，第一NMOS管N1的源极接地GND。

进一步地，第一级主锁存电路的工作过程为：

当时钟信号CP由高电平转换为低电平时，第一时钟控制MOS管P2导通，使得第一二输入与非门电路结构的第三PMOS管P3、第二二输入与非门电路结构的第四PMOS管P4的源极或漏极与电源VDD相连；此时输入信号D经过第一反相器后输入到第一二输入与非门的第一输入端，输入信号D未经过第一反相器反向，直接输入第二二输入与非门的第一输入端；两个二输入与非门电路结构的输出端分别与另一个二输入与非门电路结构第二的输入端相连；从而实现将输入信号D写入第一级主锁存电路；

当时钟信号CP由低电平转换为高电平时，第一时钟控制MOS管P2与电源VDD断开；在该电路中第五PMOS管P5、第二NMOS管N2组成的反相器与第六PMOS管P6、第四NMOS管N4组成的反相器的输出端首尾相连接，输入信号D经过第一反相器后与第三NMOS管N3的栅极相连，输入信号D直接与第五NMOS管N5的栅极相连，这种连接方式使得反相器实现对输入信号D进行锁存。

进一步地，第二级从锁存电路包括第一二输入或非门电路结构、第二二输入或非门电路结构、第二反相器、第二时钟控制MOS管P12和第三时钟控制MOS管N12；

第一级主锁存电路的输出信号B经过第二反相器后，与第一二输入或非门电路结构的第一输入端相连，第一级主锁存电路的输出信号B未经过第二反相器，直接与第二二输入或非门电路结构的第一输入端相连；第一二输入或非门电路结构的第二输入端经信号线M与第二二输入或非门电路结构的输出端相连，第二二输入或非门电路结构的第二输入端经信号线N与第一二输入或非门电路结构的输出端相连；

第二时钟控制MOS管P12的源极连接电源VDD，第二时钟控制MOS管P12的栅极连接时钟信号CP，第二时钟控制MOS管P12的漏极连接第一二输入或非门电路结构；

第三时钟控制MOS管N12的源极接地GND，第三时钟控制MOS管N12的栅极连接时钟信号CP，第三时钟控制MOS管N12的漏极连接第一二输入或非门电路结构、第二二输入或非门电路结构。

进一步地，第一二输入或非门电路结构包括第八PMOS管P8、第十PMOS管P10、第八NMOS管N8和第十NMOS管N10；第二二输入或非门电路结构包括第九PMOS管P9、第十一PMOS管P11、第九NMOS管N9和第十一NMOS管N11；第二反相器包括第七PMOS管P7和第七NMOS管N7。

进一步地，第二级从锁存电路的工作过程为：

当时钟信号CP由低电平转换为高电平时，第三时钟控制MOS管N12导通，使得第一二输入或非门电路结构的第八NMOS管N8、第二二输入或非门电路结构的第九NMOS管N9的源极或漏极与0电位GND相连；

当时钟信号CP为高电平时，第三时钟控制MOS管N12导通、第二时钟控制MOS管P12处于关断状态，此时第一级主锁存电路的输出信号B经过第二反相器后，输入到第一二输入或非门电路结构的第一输入端，第一级主锁存电路的输出信号B未经过第二反相器反向，直接输入第二二输入或非门电路结构的第一输入端；两个二输入或非门电路结构的输出端分别与另一个二输入或非门电路结构的第二输入端相连；从而实现将第一级主锁存电路的输出信号B写入第二级从锁存电路；

当时钟信号CP由高电平转换为低电平时，第三时钟控制MOS管N12与0电位GND断开，第二时钟控制MOS管P12导通；在该电路中第十PMOS管P10、第十NMOS管N10组成的反相器与第十一PMOS管P11、第十一NMOS管N11组成的反相器输出端首尾相连接；第一级主锁存电路的输出信号B经过第二反相器后与第八PMOS管P8的栅极相连，输出信号B直接与第九PMOS管P9栅极相连，这种连接方式使得以上反相器能够对第一级主锁存电路的输出信号B进行锁存。

进一步地，该触发器应用于系统级芯片SoC中。

本发明与现有技术相比，具有如下的优点和有益效果：

1、本发明一种CMOS低功耗边沿触发器，本发明采用单相位时钟，没有传统触发器中产生双相位时钟信号的时钟反相器，从而在触发器数据翻转率较低时具有更低的功耗。本发明的一种CMOS低功耗边沿触发器，功耗表现明显优于传统触发器，解决了传统触发器功耗较高的问题。

2、本发明一种CMOS低功耗边沿触发器，本发明具有良好的低功耗特性，在数据翻转率为10％时，功耗收益率达到51％，在数据翻转率为70％时，功耗收益率也有18.7％，数据翻转率越低功耗收益越高。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为传统触发器电路图；

图2为本发明一种CMOS低功耗边沿触发器电路图；

图3为本发明时钟信号CP＝0时第一级主锁存电路的等效电路图；

图4为本发明时钟信号CP＝1时第一级主锁存电路的等效电路图；

图5为本发明时钟信号CP＝1时第一级主锁存电路的锁存示意图；

图6为本发明时钟信号CP＝1时第二级从锁存电路的等效电路图；

图7为本发明时钟信号CP＝0时第二级从锁存电路的等效电路图；

图8为本发明时钟信号CP＝0时第二级从锁存电路的锁存示意图；

图9为本发明SPICE仿真波形图。

具体实施方式

在下文中，可在本发明的各种实施例中使用的术语“包括”或“可包括”指示所发明的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本发明的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。

在本发明的各种实施例中，表述“或”或“A或/和B中的至少一个”包括同时列出的文字的任何组合或所有组合。例如，表述“A或B”或“A或/和B中的至少一个”可包括A、可包括B或可包括A和B二者。

在本发明的各种实施例中使用的表述(诸如“第一”、“第二”等)可修饰在各种实施例中的各种组成元件，不过可不限制相应组成元件。例如，以上表述并不限制所述元件的顺序和/或重要性。以上表述仅用于将一个元件与其它元件区别开的目的。例如，第一用户装置和第二用户装置指示不同用户装置，尽管二者都是用户装置。例如，在不脱离本发明的各种实施例的范围的情况下，第一元件可被称为第二元件，同样地，第二元件也可被称为第一元件。

应注意到：如果描述将一个组成元件“连接”到另一组成元件，则可将第一组成元件直接连接到第二组成元件，并且可在第一组成元件和第二组成元件之间“连接”第三组成元件。相反地，当将一个组成元件“直接连接”到另一组成元件时，可理解为在第一组成元件和第二组成元件之间不存在第三组成元件。

在本发明的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

基于传统触发器基于时钟反相器来产生反相时钟信号，时钟信号每改变一次该时钟反相器内部的P/N MOS管的状态都会改变一次，MOS管在导通状态和截止状态间切换时会产生较大的功耗，这使得传统触发器的功耗较高。

因此，本发明设计了一种CMOS低功耗边沿触发器，该触发器应用于系统级芯片SoC中。本发明采用单相位时钟，没有传统触发器中产生双相位时钟信号的时钟反相器，从而在触发器数据翻转率较低时具有更低的功耗。本发明的一种CMOS低功耗边沿触发器，功耗表现明显优于传统触发器，解决了传统触发器功耗较高的问题。

实施例1

如图2所示，本发明一种CMOS低功耗边沿触发器，该触发器包括第一级主锁存电路和第二级从锁存电路，第一级主锁存电路的输出端与第二级从锁存电路的输入端连接，第二级从锁存电路的输出端作为触发器的输出；

第一级主锁存电路，用于对输入信号D进行信号采样：当时钟信号CP由高电平转换为低电平时，将输入信号D写入；当时钟信号CP由低电平转换为高电平时，结合反相器对输入信号D进行锁存；

第二级从锁存电路，用于对第一级主锁存电路的输出信号B进行信号保持：当时钟信号CP由低电平转换为高电平时，将输出信号B写入；当时钟信号CP由高电平转换为低电平时，结合反相器对输出信号B进行锁存；

当时钟信号CP为低电平时，输入信号D传入第一级主锁存电路的内部节点A和B，此时第二级从锁存电路的输出端Y维持上一个时钟状态的输出；当时钟信号CP由低电平转换为高电平时，第一级主锁存电路对采样到的输入信号D进行锁存，同时第二级从锁存电路的输出端输出刚刚所采样到的输入信号D；当时钟信号CP由高电平转换为低电平时，第二级从锁存电路维持刚刚所采样的输入信号D输出不变，直到下一个时钟上升沿读入新的输入信号D(即新的被采样信号)。

本实施例中，第一级主锁存电路包括第一二输入与非门电路结构、第二二输入与非门电路结构、第一反相器和第一时钟控制MOS管P2；

输入信号D经过第一反相器后，输入到第一二输入与非门的第一输入端；输入信号D未经过第一反相器，输入到第二二输入与非门的第一输入端；第一二输入与非门的输出端A与第二二输入与非门的第二输入端相连接；第二二输入与非门的输出端B与第一二输入与非门的第二输入端相连；两个二输入与非门电路结构的第三PMOS管P3，第四PMOS管P4的源极或漏极(在版图设计的时候，MOS管的源极和漏极可以交换使用)通过第一时钟控制MOS管P2与电源VDD相连接。第二二输入与非门的输出端B信号作为第一级主锁存电路的输出；

第一时钟控制MOS管P2的源极连接电源VDD，第一时钟控制MOS管P2的栅极连接时钟信号CP，第一时钟控制MOS管P2的漏极连接第一二输入与非门、第二二输入与非门。

具体地，第一二输入与非门包括第三PMOS管P3、第五PMOS管P5、第二NMOS管N2和第三NMOS管N3，第三PMOS管P3的源极连接第一时钟控制MOS管P2的漏极，第三PMOS管P3的栅极连接第三NMOS管N3的栅极，第三PMOS管P3的漏极连接第五PMOS管P5的漏极，第五PMOS管P5的源极连接电源VDD，第五PMOS管P5的栅极连接第二NMOS管N2的栅极，第二NMOS管N2的源极连接第三NMOS管N3的漏极，第二NMOS管N2的漏极连接第五PMOS管P5的漏极，第三NMOS管N3的源极接地GND；

第二二输入与非门电路结构包括第四PMOS管P4、第六PMOS管P6、第四NMOS管N4和第五NMOS管N5，第四PMOS管P4的源极连接第一时钟控制MOS管P2的漏极，第四PMOS管P4的栅极连接输入信号D，第四PMOS管P4的漏极连接第六PMOS管P6的漏极，第六PMOS管P6的源极连接电源VDD，第六PMOS管P6的栅极连接第四NMOS管N4的栅极，第四NMOS管N4的漏极连接第六PMOS管P6的漏极，第四NMOS管N4的源极连接第五NMOS管N5的漏极，第五NMOS管N5的栅极连接输入信号D，第五NMOS管N5的源极接地GND；

第一反相器包括第一PMOS管P1和第一NMOS管N1，第一PMOS管P1的源极连接电源VDD，第一PMOS管P1的栅极连接第一NMOS管N1的栅极，第一PMOS管P1的漏极连接第一NMOS管N1的漏极，第一NMOS管N1的源极接地GND。

本实施例中，第二级从锁存电路包括第一二输入或非门电路结构、第二二输入或非门电路结构、第二反相器、第二时钟控制MOS管P12和第三时钟控制MOS管N12；

第一级主锁存电路的输出信号B经过第二反相器后，与第一二输入或非门电路结构的第一输入端相连，第一级主锁存电路的输出信号B未经过第二反相器，直接与第二二输入或非门电路结构的第一输入端相连；第一二输入或非门电路结构的第二输入端经信号线M与第二二输入或非门电路结构的输出端相连，第二二输入或非门电路结构的第二输入端经信号线N与第一二输入或非门电路结构的输出端相连；两个二输入或非门电路结构的第八NMOS管N8，第九NMOS管N9的源极经过第三时钟控制MOS管N12与0电位地GND相连。

第二时钟控制MOS管P12的源极连接电源VDD，第二时钟控制MOS管P12的栅极连接时钟信号CP，第二时钟控制MOS管P12的漏极连接第一二输入或非门电路结构、第二二输入或非门电路结构；

第三时钟控制MOS管N12的源极接地GND，第三时钟控制MOS管N12的栅极连接时钟信号CP，第三时钟控制MOS管N12的漏极连接第一二输入或非门电路结构、第二二输入或非门电路结构。

具体地，第一二输入或非门电路结构包括第八PMOS管P8、第十PMOS管P10、第八NMOS管N8和第十NMOS管N10；第八PMOS管P8的源极连接电源VDD，第八PMOS管P8的栅极连接第八NMOS管N8的栅极，第八PMOS管P8的漏极连接第十PMOS管P10的源极，第十PMOS管P10的栅极连接第十NMOS管N10的栅极，第十PMOS管P10的漏极连接第十NMOS管N10的漏极，第十NMOS管N10的源极接地GND，第八NMOS管N8的栅极连接第七PMOS管P7的漏极和第七NMOS管N7的漏极的公共端，第八NMOS管N8的漏极连接第十PMOS管P10的漏极与第十NMOS管N10的漏极的公共端，第八NMOS管N8的源极连接第九NMOS管N9的源极；第八PMOS管P8的栅极于第八NMOS管N8的栅极的公共端连接第七PMOS管P7的漏极和第七NMOS管N7的漏极的公共端；

第二二输入或非门电路结构包括第九PMOS管P9、第十一PMOS管P11、第九NMOS管N9和第十一NMOS管N11；第九PMOS管P9的源极连接电源VDD，第九PMOS管P9的栅极连接第九NMOS管N9的栅极，第九PMOS管P9的漏极连接第十一PMOS管P11的源极，第十一PMOS管P11的栅极连接第十一NMOS管N11的栅极，第十一PMOS管P11的漏极连接第十一NMOS管N11的漏极，第十一NMOS管N11的源极接地GND，第九NMOS管N9的漏极连接第十一PMOS管P11的漏极与第十一NMOS管N11的漏极的公共端；

第二反相器包括第七PMOS管P7和第七NMOS管N7，第七PMOS管P7的源极连接电源VDD，第七PMOS管P7的栅极连接第七NMOS管N7的栅极，第七PMOS管P7的漏极连接第七NMOS管N7的漏极，第七NMOS管N7的源极接地GND。

节点A、B、M、N如图2所示。

图2中展示的MOS管仅用于说明电路运行原理，在实际的应用过程中，可以根据实际需求而改变任意一个MOS管的并联个数及宽长比。

本发明的触发器控制原理如下：

1，第一级主锁存电路的工作过程为：

当时钟信号CP由高电平转换为低电平时，第一时钟控制MOS管P2导通，使得第一二输入与非门电路结构的第三PMOS管P3、第二二输入与非门电路结构的第四PMOS管P4的源极或漏极与电源VDD相连；此时第一级主锁存电路等效为图3所示的电路。如图3所示，此时输入信号D经过第一反相器后输入到第一二输入与非门的第一输入端，输入信号D未经过第一反相器反向，直接输入第二二输入与非门的第一输入端；两个二输入与非门电路结构的输出端分别与另一个二输入与非门电路结构第二的输入端相连；时钟信号CP由高电平转换为低电平时，实现将输入信号D写入第一级主锁存电路；输出信号B为第一级主锁存电路的输出。

当时钟信号CP由低电平转换为高电平时，图2中的第一时钟控制MOS管P2与电源VDD断开；该情况等效为图4所示的电路，在该电路中第五PMOS管P5、第二NMOS管N2组成的反相器与第六PMOS管P6、第四NMOS管N4组成的反相器的输出端首尾相连接，输入信号D经过第一反相器后与第三NMOS管N3的栅极相连，输入信号D直接与第五NMOS管N5的栅极相连，这种连接方式使得图4虚线框中的反相器实现对输入信号D进行锁存。

图5为图4虚线框中的反相器的符号示意图，两个反相器的输出端首位相连，对输入信号进行锁存。

2，第二级从锁存电路的工作过程为：

当时钟信号CP由低电平转换为高电平时，第三时钟控制MOS管N12导通，使得第一二输入或非门电路结构的第八NMOS管N8、第二二输入或非门电路结构的第九NMOS管N9的源极或漏极与0电位GND相连；

当时钟信号CP为高电平时，第九PMOS管P9处于关断状态，此时第二级从锁存电路等效为图6所示的电路。如图6所示，此时第一级主锁存电路的输出信号B经过第二反相器后，输入到第一二输入或非门电路结构的第一输入端，第一级主锁存电路的输出信号B未经过第二反相器反向，直接输入第二二输入或非门电路结构的第一输入端；两个二输入或非门电路结构的输出端分别与另一个二输入或非门电路结构的第二输入端相连；时钟信号CP由低电平转换为高电平时，实现将第一级主锁存电路的输出信号B写入第二级从锁存电路；

当时钟信号CP由高电平转换为低电平时，图2中的第三时钟控制MOS管N12与0电位GND断开，第二时钟控制MOS管P12导通；该情况等效为图7所示的电路，在该电路中第十PMOS管P10、第十NMOS管N10组成的反相器与第十一PMOS管P11、第十一NMOS管N11组成的反相器输出端首尾相连接；第一级主锁存电路的输出信号B经过以上反相器后与第八PMOS管P8的栅极相连，输出信号B直接与第九PMOS管P9栅极相连，这种连接方式使得图7虚线框中的反相器能够对第一级主锁存电路的输出信号B进行锁存。

图8为图7虚线框中的反相器的符号示意图，两个反相器的输出端首位相连，对前一级的输出信号进行锁存。

实施例2

如图2至图8所示，本实施例与实施例1的区别在于，该触发器还包括第三级输出驱动电路，第三级输出驱动电路的输入端连接第二级从锁存电路的输出端，第三级输出驱动电路的输出端作为触发器的输出；

第三级输出驱动电路，用于对第二级从锁存电路的输出信号进行信号增强，并输出。

本实施例中，第三级输出驱动电路采用第三反相器，第三反相器包括第十三PMOS管P13和第十三NMOS管N13，第十三PMOS管P13的源极连接电源VDD，第十三PMOS管P13的栅极连接第十三NMOS管N13的栅极，第十三PMOS管P13的漏极连接第十三NMOS管N13的漏极，第十三NMOS管N13的源极接地GND；第十三PMOS管P13的栅极和第十三NMOS管N13的栅极的公共端作为第三级输出驱动电路的输入端，第十三PMOS管P13的漏极和第十三NMOS管N13的漏极的公共端作为第三级输出驱动电路的输出端Y。

具体实施时，对图2所示电路进行SPICE仿真，图9为输入输出的仿真波形示意图。当时钟信号CP为低电平时，输入信号D传入内部节点A和B，此时输出端Y维持上一状态的输出。当时钟信号CP由低电平转换为高电平时，第一级主锁存电路对采样到的输入信号D进行锁存，同时第二级从锁存电路输出刚刚采样到的输入信号D。当时钟信号CP由高电平转换为低电平时，第二级从锁存电路维持刚刚采样的输入信号D输出不变，直到下一个时钟上升沿读入新的被采样信号D。

表1为本发明电路的真值表。当时钟信号CP由低电平转换为高电平时，输出Y与输入信号D保持一致。当时钟信号CP为高电平时，无论输入信号D输入为什么电平，输出Y为当前时钟周期上升沿采样到的输入信号D。当时钟信号CP为低电平时，无论输入信号D输入为什么电平，输出Y为上一个时钟周期上升沿采样到的输入信号D。

表1真值表

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本发明一种CMOS低功耗边沿触发器，触发器采用单相位的时钟控制，电路中没有传统的触发器内部用来产生双相时钟信号的反相器，从而显著的降低了触发器的功耗。在相同工艺环境中，本发明的触发器与传统触发器在版图面积相当，输出驱动能力相同的情况下通过SPICE仿真得到了worst条件下不同数据翻转率下的功耗收益表，见表2。功耗收益是指本发明设计的低功耗触发器相比传统DFF触发器功耗的节省百分比。

表2功耗收益表

从表2可知，本发明具有良好的低功耗特性，在数据翻转率为10％时，功耗收益率达到51％，在数据翻转率为70％时，功耗收益率也有18.7％，数据翻转率越低功耗收益越高。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种CMOS低功耗边沿触发器，其特征在于，该触发器包括：

第一级主锁存电路，用于对输入信号进行信号采样：当时钟信号由高电平转换为低电平时，将输入信号写入；当时钟信号由低电平转换为高电平时，对所述输入信号进行锁存；

第二级从锁存电路，用于对第一级主锁存电路的输出信号进行信号保持：当时钟信号由低电平转换为高电平时，将输出信号写入；当时钟信号由高电平转换为低电平时，对所述输出信号进行锁存；

当时钟信号为低电平时，输入信号传入第一级主锁存电路，此时第二级从锁存电路的输出端维持上一个时钟状态的输出；当时钟信号由低电平转换为高电平时，第一级主锁存电路对采样到的输入信号进行锁存，同时第二级从锁存电路的输出端输出所采样到的输入信号；当时钟信号由高电平转换为低电平时，第二级从锁存电路维持所采样的输入信号且输出不变，直到下一个时钟上升沿读入新的输入信号。

2.根据权利要求1所述的一种CMOS低功耗边沿触发器，其特征在于，该触发器还包括第三级输出驱动电路，所述第三级输出驱动电路的输入端连接第二级从锁存电路的输出端，所述第三级输出驱动电路的输出端作为触发器的输出；

所述第三级输出驱动电路，用于对第二级从锁存电路的输出信号进行信号增强，并输出。

3.根据权利要求2所述的一种CMOS低功耗边沿触发器，其特征在于，所述第三级输出驱动电路采用反相器。

4.根据权利要求1所述的一种CMOS低功耗边沿触发器，其特征在于，所述第一级主锁存电路包括第一二输入与非门电路结构、第二二输入与非门电路结构、第一反相器和第一时钟控制MOS管；

输入信号经过第一反相器后，输入到第一二输入与非门的第一输入端；输入信号未经过第一反相器，输入到第二二输入与非门的第一输入端；第一二输入与非门的输出端与第二二输入与非门的第二输入端相连接；第二二输入与非门的输出端与第一二输入与非门的第二输入端相连；第二二输入与非门的输出端信号作为第一级主锁存电路的输出；

所述第一时钟控制MOS管的源极连接电源VDD，第一时钟控制MOS管的栅极连接时钟信号，第一时钟控制MOS管的漏极连接第一二输入与非门、第二二输入与非门。

5.根据权利要求4所述的一种CMOS低功耗边沿触发器，其特征在于，所述第一二输入与非门包括第三PMOS管、第五PMOS管、第二NMOS管和第三NMOS管，所述第三PMOS管的源极连接第一时钟控制MOS管的漏极，第三PMOS管的栅极连接第三NMOS管的栅极，第三PMOS管的漏极连接第五PMOS管的漏极，第五PMOS管的源极连接电源VDD，第五PMOS管的栅极连接第二NMOS管的栅极，第二NMOS管的源极连接第三NMOS管的漏极，第二NMOS管的漏极连接第五PMOS管的漏极，第三NMOS管的源极接地；

第二二输入与非门电路结构包括第四PMOS管、第六PMOS管、第四NMOS管和第五NMOS管，第四PMOS管的源极连接第一时钟控制MOS管的漏极，第四PMOS管的栅极连接输入信号，第四PMOS管的漏极连接第六PMOS管的漏极，第六PMOS管的源极连接电源VDD，第六PMOS管的栅极连接第四NMOS管的栅极，第四NMOS管的漏极连接第六PMOS管的漏极，第四NMOS管的源极连接第五NMOS管的漏极，第五NMOS管的栅极连接输入信号，第五NMOS管的源极接地；

第一反相器包括第一PMOS管和第一NMOS管，第一PMOS管的源极连接电源VDD，第一PMOS管的栅极连接第一NMOS管的栅极，第一PMOS管的漏极连接第一NMOS管的漏极，第一NMOS管的源极接地。

6.根据权利要求5所述的一种CMOS低功耗边沿触发器，其特征在于，第一级主锁存电路的工作过程为：

当时钟信号CP由高电平转换为低电平时，第一时钟控制MOS管导通，使得第一二输入与非门电路结构的第三PMOS管、第二二输入与非门电路结构的第四PMOS管的源极或漏极与电源VDD相连；此时输入信号经过第一反相器后输入到第一二输入与非门的第一输入端，输入信号未经过第一反相器反向，直接输入第二二输入与非门的第一输入端；两个二输入与非门电路结构的输出端分别与另一个二输入与非门电路结构第二的输入端相连；从而实现将输入信号写入第一级主锁存电路；

当时钟信号由低电平转换为高电平时，第一时钟控制MOS管与电源VDD断开；在该电路中第五PMOS管、第二NMOS管组成的反相器与第六PMOS管、第四NMOS管组成的反相器的输出端首尾相连接，输入信号经过第一反相器后与第三NMOS管的栅极相连，输入信号直接与第五NMOS管的栅极相连，这种连接方式的反相器实现对输入信号进行锁存。

7.根据权利要求1所述的一种CMOS低功耗边沿触发器，其特征在于，所述第二级从锁存电路包括第一二输入或非门电路结构、第二二输入或非门电路结构、第二反相器、第二时钟控制MOS管和第三时钟控制MOS管；

第一级主锁存电路的输出信号经过第二反相器后，与第一二输入或非门电路结构的第一输入端相连，第一级主锁存电路的输出信号未经过第二反相器，直接与第二二输入或非门电路结构的第一输入端相连；第一二输入或非门电路结构的第二输入端经信号线与第二二输入或非门电路结构的输出端相连，第二二输入或非门电路结构的第二输入端经信号线与第一二输入或非门电路结构的输出端相连；

所述第二时钟控制MOS管的源极连接电源VDD，第二时钟控制MOS管的栅极连接时钟信号，第二时钟控制MOS管的漏极连接第一二输入或非门电路结构；

所述第三时钟控制MOS管的源极接地，第三时钟控制MOS管的栅极连接时钟信号，第三时钟控制MOS管的漏极连接第一二输入或非门电路结构、第二二输入或非门电路结构。

8.根据权利要求7所述的一种CMOS低功耗边沿触发器，其特征在于，所述第一二输入或非门电路结构包括第八PMOS管、第十PMOS管、第八NMOS管和第十NMOS管；第二二输入或非门电路结构包括第九PMOS管、第十一PMOS管、第九NMOS管和第十一NMOS管；第二反相器包括第七PMOS管和第七NMOS管。

9.根据权利要求8所述的一种CMOS低功耗边沿触发器，其特征在于，第二级从锁存电路的工作过程为：

当时钟信号由低电平转换为高电平时，第三时钟控制MOS管导通，使得第一二输入或非门电路结构的第八NMOS管、第二二输入或非门电路结构的第九NMOS管的源极或漏极与0电位GND相连；

当时钟信号为高电平时，第三时钟控制MOS管导通、第二时钟控制MOS管处于关断状态，此时第一级主锁存电路的输出信号经过第二反相器后，输入到第一二输入或非门电路结构的第一输入端，第一级主锁存电路的输出信号未经过第二反相器反向，直接输入第二二输入或非门电路结构的第一输入端；两个二输入或非门电路结构的输出端分别与另一个二输入或非门电路结构的第二输入端相连；从而实现将第一级主锁存电路的输出信号写入第二级从锁存电路；

当时钟信号由高电平转换为低电平时，第三时钟控制MOS管与0电位断开，第二时钟控制MOS管导通；在该电路中第十PMOS管、第十NMOS管组成的反相器与第十一PMOS管、第十一NMOS管组成的反相器输出端首尾相连接；第一级主锁存电路的输出信号经过第二反相器后与第八PMOS管的栅极相连，输出信号直接与第九PMOS管栅极相连，这种连接方式使得以上反相器能够对第一级主锁存电路的输出信号进行锁存。

10.根据权利要求1所述的一种CMOS低功耗边沿触发器，其特征在于，该触发器应用于系统级芯片SoC中。

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