CN111641403B - 一种带异步置位复位的快速输出的d触发器结构 - Google Patents

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Abstract

本发明涉及一种带异步置位复位的快速输出的D触发器结构，包括由多个传输门、非门、NMOS管和PMOS管组成的跟随锁存电路、传输锁存电路和前馈加速电路；和传统的D触发器电路相比，本发明的信号的传输延迟更低，特别是对于既需要复杂异步控制又需要快速锁存信号的设计场景，可以减少不必要的逻辑延迟，降低高速设计难度。

Description

一种带异步置位复位的快速输出的D触发器结构
技术领域
本发明涉及数字电路技术领域，具体是一种带异步置位复位的快速输出的 D触发器结构。
背景技术
D触发器是一种具有记忆功能的数字信息存储器件，作为构成时序电路的基本组成单元，被大量应用于高速模拟数字转换器，计算机以及各种大规模数字集成电路中。
现在最流行的带有异步置位和复位功能的D触发器电路图如图1所示，它由传输门T1、T2、T3、T4，与非门N1、N2、N3、N4组成。其中T1、T2、N1、N2构成第一级跟随电路，T3、T4、N3、N4构成第二级传输锁存电路。
在不需要置位和复位的普通工作模式下，SETB和RSTB信号为高电平，四个与非门的状态只由输入信号D来决定。当时钟信号CK为低电平时，传输门 T1导通，输入信号D经过T1和N1得到DB；T2关断，第一级的反馈回路N2,T2 不起作用；T3关断，T4导通，第二级的反馈回路N3、N4、T4起到锁存功能。当时钟信号上升沿到来时，T1关断，T2导通，第一级反馈回路起作用，锁存前一刻CK为低电平时D的信息；T3导通,T4关断，DB信号经过N3传输到Q输出。当CK为高电平时T1不导通，Q的状态将与上升沿锁存的D信号保持一致。
如果在某个时刻需要对D触发器进行置位(令Q立即为高电平)，则令SETB 信号为低电平。若CK为低电平时，T3关断，Q不随D的变化而变化，SETB为低则N3输出高电平；若CK为高电平时，T1关断T2导通T3导通T4关断，由于SETB为低则N2输出高电平，经过N1、T3和N3得到Q为高电平,实现了异步置位。
如果在某个时刻需要对D触发器进行复位(令Q立即为低电平)，则令RSTB 信号为低电平，其原理与置位相同。
在大规模数字集成电路设计中，D触发器常被用于暂时存储数字信息，并利用存储的数字信息进行逻辑控制。现有的带有异步置位、复位功能的D触发器利用与非门来实现对异步置位和复位，但是对于传输信号而言，信号经过与非门的延迟要大于经过反相器的延迟。尤其在高速模拟数字转换器的设计中，D 触发器从得到前一级的数字信息到控制下一级数字电路的延迟时间，影响了模数转换器的环路速度，限制了模数转换器的性能。
发明内容
有鉴于此，本发明的目的是提供一种带异步置位复位的快速输出的D触发器结构，能够将置位复位功能从主信号通路转移到反馈回路中，减少主信号通路的延时，提高D触发器的速度。
本发明的一种带异步置位复位的快速输出的D触发器结构，包括跟随锁存电路、传输锁存电路和前馈加速电路；
跟随锁存电路包括顺序耦合连接的第一传输门、第六传输门和第一非门，第一非门的两端串联有第一馈线，第一馈线上顺序耦合连接第四传输门、第二导通节点、第二非门和第一PMOS管，第二导通节点与第三PMOS管的漏极和第一 NMOS管的漏极耦合连接，第一PMOS管的源极和漏极接入第一馈线中；
传输锁存电路包括顺序耦合连接的第七传输门、第二传输门和第三非门，第三非门的两端并联有第二馈线，第二馈线上顺序耦合连接第三传输门、第一导通节点、第四非门和第二PMOS管，第一导通节点与第四PMOS管的漏极和第二 NMOS管的漏极耦合连接，第二PMOS管的源极和漏极接入第二馈线中；
前馈加速电路包括顺序耦合连接的第五非门、第三导通节点和第五传输门，第三导通节点与第五PMOS管的漏极和第三NMOS管的漏极连接；
跟随锁存电路的输入端为第一传输门的输入端，输出端为第一非门的输出端；
传输锁存电路的输入端为第七传输门的输入端，输出端为第三非门的输出段；
前馈加速电路的输入端为第五非门的输入端，输出端为第五传输门的输出端；
跟随锁存电路的输出端与传输锁存电路的输入端连接，前馈加速电路的输入端与传输锁存电路的输入端连接，前馈加速电路的输出端与传输锁存电路的输出端连接；
第一传输门的反向控制端、第二传输门的正向控制端、第五传输门的正向控制端和第二PMOS管的栅极接入第一时钟信号；第四传输门的正向控制端、第三PMOS管的栅极、第二NMOS管的栅极和第三NMOS管的栅极接入正向复位信号；第四传输门的反向控制端、第一NMOS管的栅极和第二PMOS管的栅极接入反向置位信号；第五PMOS管的栅极接入正向置位信号；第六传输门的反向控制端、第七传输门的反向控制端和第三传输门的反向控制端接入正向使能信号；第六传输门的正向控制端、第七传输门的正向控制端和第三传输门的正向控制端接入反向使能信号。
进一步地，所述第一传输门的正向控制端、第一PMOS管的栅极、第二传输门的反向控制端和第五传输门的反向控制端接入第二时钟信号。
进一步地，本发明中的一种带异步置位复位的快速输出的D触发器结构，还包括第七非门、第八非门、第九非门和第一与非门，第七非门的输入端接入反向复位信号并输出所述正向复位信号，第八非门的输入端接入所述反向置位信号并输出所述正向置位信号，第九非门的输入端接入所述正向使能信号并输出所述反向使能信号，第一与非门的两个输入端接入所述正向置位信号和正向复位信号并输出所述正向使能信号。
本发明的有益效果是：本发明的一种带异步置位复位的快速输出的D触发器结构，和传统的D触发器电路相比，信号的传输延迟更低，特别是对于既需要复杂异步控制又需要快速锁存信号的设计场景，可以减少不必要的逻辑延迟，降低高速设计难度。
附图说明
下面结合附图和实施例对本发明作进一步描述：
图1为本发明的背景技术中的D触发器的电路示意图；
图2为本发明的D触发器的功能引脚示意图；
图3为本发明的D触发器的工作时序图；
图4为本发明的D触发器的内部电路示意图。
具体实施方式
如图2-图4所示：本实施例的一种带异步置位复位的快速输出的D触发器结构，包括跟随锁存电路、传输锁存电路和前馈加速电路；
跟随锁存电路包括顺序耦合连接的第一传输门T1、第六传输门T6和第一非门N1，第一非门N1的两端串联有第一馈线，第一馈线上顺序耦合连接第四传输门T4、第二导通节点、第二非门N2和第一PMOS管P1，第二导通节点与第三PMOS 管P3的漏极和第一NMOS管M1的漏极耦合连接，第一PMOS管P1的源极和漏极接入第一馈线中；
传输锁存电路包括顺序耦合连接的第七传输门T7、第二传输门T2和第三非门N3，第三非门N3的两端并联有第二馈线，第二馈线上顺序耦合连接第三传输门T3、第一导通节点、第四非门N4和第二PMOS管P2，第一导通节点与第四PMOS 管P4的漏极和第二NMOS管M2的漏极耦合连接，第二PMOS管P2的源极和漏极接入第二馈线中；
前馈加速电路包括顺序耦合连接的第五非门N5、第三导通节点和第五传输门T5，第三导通节点与第五PMOS管P5的漏极和第三NMOS管M3的漏极连接；
跟随锁存电路的输入端为第一传输门T1的输入端，输出端为第一非门N1的输出端；
传输锁存电路的输入端为第七传输门T7的输入端，输出端为第三非门N3的输出段；
前馈加速电路的输入端为第五非门N5的输入端，输出端为第五传输门T5的输出端；
跟随锁存电路的输出端与传输锁存电路的输入端连接，前馈加速电路的输入端与传输锁存电路的输入端连接，前馈加速电路的输出端与传输锁存电路的输出端连接；
第一传输门T1的反向控制端、第二传输门T2的正向控制端、第五传输门T5 的正向控制端和第二PMOS管P2的栅极接入第一时钟信号CKCK；第四传输门T4的正向控制端、第三PMOS管P3的栅极、第二NMOS管M2的栅极和第三NMOS管M3的栅极接入正向复位信号RSTRST；第四传输门T4的反向控制端、第一NMOS管M1的栅极和第二PMOS管P2的栅极接入反向置位信号SETB；第五PMOS管P5的栅极接入正向置位信号SET；第六传输门T6的反向控制端、第七传输门T7的反向控制端和第三传输门T3的反向控制端接入正向使能信号EN_SR；第六传输门T6的正向控制端、第七传输门T7的正向控制端和第三传输门T3的正向控制端接入反向使能信号ENB_SR。
本实施例中进一步地，第一传输门T1的正向控制端、第一PMOS管P1的栅极、第二传输门T2的反向控制端和第五传输门T5的反向控制端接入第二时钟信号CKB，第二时钟信号CKB作为预留信号，可以用于补充其他功能，在此不再赘述。
本实施例中进一步地，本发明中的一种带异步置位复位的快速输出的D触发器结构，还包括第七非门N7、第八非门N8、第九非门N9和第一与非门N6，第七非门N7的输入端接入反向复位信号RSTB并输出正向复位信号RST，第八非门N8的输入端接入反向置位信号SETB并输出正向置位信号SET，第九非门 N9的输入端接入正向使能信号EN_SR并输出反向使能信号ENB_SR，第一与非门 N6的两个输入端接入正向置位信号SET和正向复位信号RST并输出正向使能信号EN_SR。
本发明的具体原理如下：
本设计的高速异步置位复位D触发器新结构可主要分为三个部分，第一级由第一传输门T1、第六传输门T6、第四传输门T4，第一非门N1、第二非门N2 和第一PMOS管P1、第三PMOS管P3、第一NMOS管M1管构成跟随锁存电路；
第二级由传输门第七传输门T7、第二传输门T2、第三传输门T3、第三非门N3、第四非门N4和第二PMOS管P2、第四PMOS管P4、第四NMOS管M4管构成传输锁存电路；
第三级是由第五传输门T5、第五非门M5、第五PMOS管P5和第三NMOS管 M3管构成的前馈加速电路；
另外还有第七非门N7、第八非门N8、第九非门N9用于逻辑转换，与非门 N6用于产生控制传输门的使能信号EN_SR。
在不需要置位和复位的普通工作模式下，置位信号SET和复位信号RST为高电平，用于置位复位的第一NMOS管M1、第二NMOS管M2、第三NMOS管M3 和第一PMOS管P1、第二PMOS管P2、第三PMOS管P3管全部关断不起作用，用于在置位复位时屏蔽输入信号的传输门第三传输门T3、第六传输门T6、第七传输门T7全部导通不起作用，与传统的D触发器原理一致。
当第一时钟信号CK为低电平时，第一传输门T1导通，输入信号D经过第一传输门T1和第一非门N1得到信号DB；P2关断，第一馈线中的第二非门N2、第一PMOS管P1不起作用；第二传输门T2关断，第二PMOS管P2导通，第二馈线中的第三非门N3、第四非门N4、第三传输门T3导通，起到锁存功能。当时钟信号上升沿到来时，第一传输门T1关断，第二传输门T2导通，第一馈线起作用，锁存前一刻第一时钟信号CK为低电平时D的信息；第二传输门T2导通, 第二PMOS管P2关断，DB信号经过第三非门N3传输到Q输出。当第一时钟信号CK为高电平时第一传输门T1不导通，Q的状态将与上升沿锁存的D信号保持一致。
与传统结构不同的是，当第一时钟信号CK为上升沿时，信号DB经过前馈电路中的第五非门N5和第五传输门T5比主信号通路中的第七传输门T7、第二传输门T2、第三非门N3更快到达Q端，相当于有两条并联的信号传输，可以实现更快的传输速度。
如果在某个时刻需要对D触发器进行置位(令Q立即为高电平)，则令反向置位信号SETB为低电平。此时用于屏蔽输入信号的第三传输门T3、第六传输门T6和第七传输门T7全部关断。在第二级的传输锁存电路中，第四PMOS 管P4管导通将第一导通节点①拉到高电平，经过第四非门N4、第二PMOS管P2、第三非门N3，使Q输出高电平；在第一级的跟随锁存电路中，第一NMOS管M1 管导通将第二导通节点②拉到低电平，经过第二非门N2、第一PMOS管P1、第一非门N1，使DB为低电平；在前馈通路中，第五PMOS管P5管导通，经过第五传输门T5，使Q为高电平，实现了对输出的异步置位功能，且两级电路之间没有竞争冒险。
如果在某个时刻需要对D触发器进行复位(令Q立即为低电平)，则令反向复位信号RSTB为低电平，其原理与置位相同。
值得注意的是，本实施例在实际使用时，为了尽可能减小输入信号D的传输延迟，主信号通路上的第一传输门T1、第二传输门T2、第六传输门T6、第七传输门T7和第一非门N1、第三非门N3尺寸稍大，前馈加速电路中的第五传输门T5和第五非门N5尺寸也稍大。第一馈线和第二馈线上的第三传输门T3、第四馈线T4和第二非门N2、第四非门N4可以使用最小尺寸。用于置位复位的第一NMOS管M1、第二NMOS管M2、第三NMOS管M3和第一PMOS管P1、第二PMOS 管P2、第三PMOS管P3也可以使用最小尺寸，用于逻辑转换的反相器第七非门 N7、第八非门N8以及用于产生使能信号与非门N6和非门N9均可使用最小尺寸。
本发明的一种带异步置位复位的快速输出的D触发器结构，和传统的D触发器电路相比，信号的传输延迟更低，特别是对于既需要复杂异步控制又需要快速锁存信号的设计场景，可以减少不必要的逻辑延迟，降低高速设计难度。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (2)

1.一种带异步置位复位的快速输出的D触发器结构，其特征在于：包括跟随锁存电路、传输锁存电路和前馈加速电路；
跟随锁存电路包括顺序耦合连接的第一传输门、第六传输门和第一非门，第一非门的两端串联有第一馈线，第一馈线上顺序耦合连接第四传输门、第二导通节点、第二非门和第一PMOS管，第二导通节点与第三PMOS管的漏极和第一NMOS管的漏极耦合连接，第一PMOS管的源极和漏极接入第一馈线中；
传输锁存电路包括顺序耦合连接的第七传输门、第二传输门和第三非门，第三非门的两端并联有第二馈线，第二馈线上顺序耦合连接第三传输门、第一导通节点、第四非门和第二PMOS管，第一导通节点与第四PMOS管的漏极和第二NMOS管的漏极耦合连接，第二PMOS管的源极和漏极接入第二馈线中；
前馈加速电路包括顺序耦合连接的第五非门、第三导通节点和第五传输门，第三导通节点与第五PMOS管的漏极和第三NMOS管的漏极连接；
跟随锁存电路的输入端为第一传输门的输入端，输出端为第一非门的输出端；
传输锁存电路的输入端为第七传输门的输入端，输出端为第三非门的输出段；
前馈加速电路的输入端为第五非门的输入端，输出端为第五传输门的输出端；
跟随锁存电路的输出端与传输锁存电路的输入端连接，前馈加速电路的输入端与传输锁存电路的输入端连接，前馈加速电路的输出端与传输锁存电路的输出端连接；
第一传输门的反向控制端、第二传输门的正向控制端、第五传输门的正向控制端和第二PMOS管的栅极接入第一时钟信号；第四传输门的正向控制端、第三PMOS管的栅极、第二NMOS管的栅极和第三NMOS管的栅极接入正向复位信号；第四传输门的反向控制端、第一NMOS管的栅极和第二PMOS管的栅极接入反向置位信号；第五PMOS管的栅极接入正向置位信号；第六传输门的反向控制端、第七传输门的反向控制端和第三传输门的反向控制端接入正向使能信号；第六传输门的正向控制端、第七传输门的正向控制端和第三传输门的正向控制端接入反向使能信号；
所述第一传输门的正向控制端、第一PMOS管的栅极、第二传输门的反向控制端和第五传输门的反向控制端接入第二时钟信号。
2.根据权利要求 1 所述的一种带异步置位复位的快速输出的D触发器结构，其特征在于：还包括第七非门、第八非门、第九非门和第一与非门，第七非门的输入端接入反向复位信号并输出所述正向复位信号，第八非门的输入端接入所述反向置位信号并输出所述正向置位信号，第九非门的输入端接入所述正向使能信号并输出所述反向使能信号，第一与非门的两个输入端接入所述正向置位信号和正向复位信号并输出所述正向使能信号。
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