JPH04271512A - 高速ｃｍｏｓフリップフロップ - Google Patents

高速ｃｍｏｓフリップフロップ

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JPH04271512A
JPH04271512A JP3233742A JP23374291A JPH04271512A JP H04271512 A JPH04271512 A JP H04271512A JP 3233742 A JP3233742 A JP 3233742A JP 23374291 A JP23374291 A JP 23374291A JP H04271512 A JPH04271512 A JP H04271512A
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は本発明はフリップフロッ
プに関し、特にＣＭＯＳ論理回路に組み込まれた高速ク
ロック同期されたＤ型フリップフロップに関する。
【０００２】
【従来の技術】金属酸化物半導体（ＭＯＳ）装置はその
幾何学的に簡単な構成、非常に小さな物理的大きさ、お
よび極めて小さな電力消費のために集積回路の設計上広
く使用されている。これらの特性は、１平方インチより
極めて小さな面積の一回路内に数千個のＭＯＳトランジ
スタを含めることを可能にする。
【０００３】上記利点にも関わらずＭＯＳ論理ゲートは
高速の演算を必要とする用途には必ずしも最適ではない
。このような用途はもっと高速のＴＴＬ（トランジスタ
・トランジスタ論理回路）またはＥＣＬ（エミッタ結合
論理回路）でよりよく実現できる。一般的にＴＴＬおよ
びＥＣＬゲートはＭＯＳ論理回路ゲートより高速ではあ
るが、はるかに多量の電力を消費する。
【０００４】大規模集積回路および超大規模集積回路（
ＶＬＩ）の設計および開発を簡単化して迅速化するため
、ＮＣＲコーポレーションその他の半導体製造業者は普
遍的に使用される論理回路のライブラリーを作っている
。これらの論理回路の機能は、「セル」と呼ばれ、ゲー
トおよびラッチ若しくはラム（ＲＡＭ）、ロム（ＲＯＭ
）およびプログラマブル論理アレー（ＰＬＡ）等のより
複雑な構造体を含むことができる。加えて、これらのセ
ルは論理ゲートアレーあるいは「セルマクロ」アレーか
ら構成することができ、これらの論理素子は基本的ゲー
トよりも高度の論理機能を行なうことができる。ライブ
ラリーを作った後、システムの設計者は新規な集積回路
の設計において以前に設計し検査したものの中で、現に
設計している新規な集積回路に必要な機能を果たすもの
をライブラリーで検索してこれを複製することができる
。セルライブラリーの使用によって複雑な成分の設計に
必要な設計労力が実質的に低減できる。
【０００５】新規な集積回路の設計に繰り返して要求さ
れることの一つは高速フリップフロップの必要性である
。セルライブラリーで現在使用されているフリップフロ
ップは設計上、フリップフロップの設計が需要者の要求
する特定の用途に十分応えるほどに高速化できていない
。
【０００６】代表的な先行技術ＣＭＯＳ（相補金属酸化
物半導体）クロック同期Ｄ型フリップフロップが図１に
示されている。この略線図は１９８７年版テキサスイン
スツルメントインコーポレーテッド発行の「高速ＣＭＯ
Ｓ論理データブック」の２−８９ページに記載されてい
る。このフリップフロップは送信ゲート１０、１２、ナ
ンド（ＮＡＮＤ）ゲート１４、およびネガティブ論理入
力オア（ＯＲ）ゲート１６からなる主部を含んでいる。 この主部の出力、すなわちナンドゲート１４の出力は、
送信ゲート２０、２２、ナンドゲート２４およびネガテ
ィブ論理入力オアゲート２６を含む従属部に与えられる
。ゲート１６、２４はナンドゲートで代えることができ
る。これらの送信ゲートはクロック信号Ｃによって制御
される。その場合低レベルのクロック信号状態ＬＯＷは
送信ゲート１０、２２をアクティブにすると共にナンド
ゲート１２、２０を非アクティブにし、また高レベルク
ロック信号状態ＨＩＧＨは送信ゲート１０、２２を非ア
クティブにすると共に送信ゲート１２、２０をアクティ
ブにする。
【０００７】図１の回路の動作は以下のとおりである。 初めクロックがＨＩＧＨで、その結果送信ゲート１０、
２２が非アクティブであり、送信ゲート１２、２０がア
クティブであるときを考えよう。フリップフロップは先
行のクロックサイクルから得たデータをその出力端に有
する。ここでクロックがＬＯＷになると、送信ゲート１
０、２２はアクティブとなり、送信ゲート１２、２０は
非アクティブとなる。入力端Ｄに受信されたデータは主
部の出力端に相補信号となって現われる。その後クロッ
クがＨＩＧＨになると、送信ゲート１２、２０はアクテ
ィブとなり、送信ゲート１０、２２は非アクティブにな
る。主部の出力端に存在するデータ状態は、フリップフ
ロップのＱ出力端に転送される。入力端Ｄから出力端Ｑ
へデータを転送するには完全な一クロックサイクルが必
要である。
【０００８】Ｄ入力端およびクロック入力のレベルの如
何に関わらず、出力をセットし、またはリセットするた
め、それぞれプリセット（ＰＲＥ／）および解除（ＣＬ
Ｒ／）信号が与えられる。フリップフロップを通るデー
タ路線が唯一しかないこと、また出力Ｑ／が出力Ｑを反
転することにより発生されることに注目されたい。この
ようにして出力Ｑ／はナンドゲート２６を伝幡する分だ
け出力Ｑよりも遅延する。
【０００９】
【発明が解決しようとする課題】従って本発明は先行技
術のＣＭＯＳフリップフロップよりもはるかに高速な新
規かつ改良されたＣＭＯＳフリップフロップを与えるこ
とを課題とする。
【００１０】
【課題を解決するための手段】上記課題達成のため本発
明は、二進入力信号を受信する第一入力端と、該二進入
力信号の相補信号を受信する第二入力端と、二進出力を
与えるＱ出力端と、該二進出力信号の相補信号を与える
Ｑ／出力端とを含むＣＭＯＳフリップフロップを与える
。フリップフロップを通る二つのデータ路線が与えられ
る。その第一のデータ路線は前記第一入力端に受信した
二進入力信号のＨＩＧＨまたはＬＯＷ状態を前記Ｑ出力
端に与え、また第二のデータ路線は前記第二入力端に受
信した前記相補二進入力信号の状態を前記Ｑ／出力端に
与える。
【００１１】ここに述べる実施例では、フリップフロッ
プはクロック同期されたＣＭＯＳ・Ｄ型フリップフロッ
プであって、４個の三状態インバータを含む。その回路
設計はセルライブラリーで使用できるようにされており
、回路内にクロックイネーブル装置を含んでいる。
【００１２】本発明の上記課題その他の課題、特徴、お
よび利点は、添付の図面と以下の詳細な説明から明かと
なろう。
【００１３】
【実施例】図２を参照すると、本発明に基づく高速ＣＭ
ＯＳ・Ｄ型フリップフロップ２００が示されている。こ
のフリップフロップは二つの入力端２０１、２０３、主
部２１０、従属部２２０、二つの出力端２０５、２０７
およびクロックイネーブル回路２３０を含む。この主部
は４個のＣＭＯＳ三状態インバータ２１２、２１４、２
１６、２１８（以下これらをそれぞれＴＩ２１２、ＴＩ
２１４、ＴＩ２１６、ＴＩ２１８という）を含む。ＴＩ
２１２の入力端は入力端２０１に接続される。同様にＴ
Ｉ２１４の入力端は入力端２０３に接続される。ＴＩ２
１６はその入力端がＴＩ２１４、ＴＩ２１８の出力端に
接続され、その出力端がＴＩ２１２の出力端に出力端に
接続される。同様にＴＩ２１８はその入力端がＴＩ２１
２とＴＩ２１６の出力端に接続され、その出力端がＴＩ
２１４の出力端に接続される。データ路線２４７はＴＩ
２１２とＴＩ２１６に接続されており、主部２１０の出
力端の一つを形成する。また路線２４９はＴＩ２１４と
ＴＩ２１８の出力端に接続されており、主部の第二出力
端を形成する。
【００１４】従属部２２０は構成上、主部２１０と同一
である。この従属部は以下に述べるように相互接続され
たＣＭＯＳ型の三状態インバータ２２２、２２４、２２
６、２２８を含む。ＴＩ２２２はその入力端が路線２４
７に接続される。ＴＩ２２４はその入力端が路線２４９
に接続される。ＴＩ２２６はその入力端がＴＩ２２４と
ＴＩ２２８の出力端に接続され、出力端がＴＩ２２２の
出力端に接続される。ＴＩ２２８はその入力端がＴＩ２
２２とＴＩ２２６の出力端に接続され、出力端がＴＩ２
２４の出力端に接続される。ＴＩ２２２とＴＩ２２６の
出力端は出力端２０５に接続され、ＴＩ２２４とＴＩ２
２８の出力端は出力端２０７に接続される。
【００１５】上記の三状態インバータはそれぞれ、クロ
ック信号および相補クロック信号を受信するためのｐ制
御入力端とｎ制御入力端を含む。ＴＩ２１２、ＴＩ２１
４、ＴＩ２２６、ＴＩ２２８のｎ制御入力端、およびＴ
Ｉ２１６、ＴＩ２１８、ＴＩ２２２、ＴＩ２２４のｐ制
御入力端はクロック信号Ｃを受信するように接続されて
いるが、ＴＩ２１２、ＴＩ２１４、ＴＩ２２６、ＴＩ２
２８のｐ制御入力端およびＴＩ２１６、ＴＩ２１８、Ｔ
Ｉ２２２、ＴＩ２２４のｎ制御入力端は、相補クロック
信号Ｑ／を受信するように接続される。各三状態インバ
ータは出力信号を発生するが、これらの出力信号は、そ
のｐ制御入力端に低レベル信号ＬＯＷを受信すると共に
ｎ制御入力端に高レベル信号ＨＩＧＨを受信するときに
その入力端に受信した信号の相補信号である。
【００１６】また図２を参照すると、クロック同期され
たイネーブル回路２３０が示されている。この回路は、
信号ＣおよびＣ／の発生を制御するためのフリップフロ
ップ回路と共に含めることができる。このイネーブル回
路はナンドゲート２３５、２３９を含む。各ナンドゲー
トは外部クロック信号Ｃｌｋおよびイネーブル信号Ｅｎ
ｂｌを受信するように接続される入力端を有する。ゲー
ト２３５の出力はインバータ２３７に与えられて信号Ｃ
を発生する。ゲート２３９の出力は直列接続されたイン
バータ２４１、２４３に与えられ、信号Ｃ／を発生する
。イネーブル信号が高レベルＨＩＧＨに保持されている
ときは、信号ＣおよびＣ／が発生される。信号Ｃはクロ
ック信号Ｃｌｋに等しく、信号Ｃ／は信号Ｃｌｋの補数
である。イネーブル信号が低レベルＬＯＷであるときは
信号Ｃが低レベルＬＯＷに保持され、信号Ｃ／が高レベ
ルＨＩＧＨに保持される。
【００１７】このフリップフロップ回路の動作は以下の
通りである。初め、クロック信号ＣがＬＯＷであるとし
よう。三状態インバータ２１２、２１４はディスエーブ
ル化され（ｄｉｓａｂｌｅｄ）、それゆえ入力線２０１
、２０３からフリップフロップに提供されるデータは回
路に受理されない。三状態インバータ２１６、２１８、
２２２、２２４はすべてイネーブル化され、最後に受信
したＤおよびＤ／の値に出力信号ＱおよびＱ／を維持す
べく以下に述べるように動作する。
【００１８】クロック信号Ｃの状態が高レベル状態ＨＩ
ＧＨに変化するとき、三状態インバータ２１６、２１８
、２２２、２２４はディスエーブル化され、出力しない
。出力信号ＱよびＱ／は、イネーブル化された三状態イ
ンバータ２２６、２２８による信号Ｃの状態変化前の値
に維持される。ＴＩ２２６がＱ／を反転することにより
Ｑ信号を発生する一方、ＴＩ２２８が同時にＱを反転し
てＱ／を発生する。クロック信号Ｃの高レベルＨＩＧＨ
はＴＩ２１２、ＴＩ２１４をイネーブル化し、これらは
それぞれ入力信号ＤおよびＤ／を反転する。反転された
Ｄ入力信号は信号Ｄ／に等価で、ＴＩ２２２をディスエ
ーブル化すべく路線２４７上に与えられる。反転された
信号Ｄ／は信号Ｄに等価で、ＴＩ２２４をディスエーブ
ル化すべく路線２４９上に与えられる。クロック信号Ｃ
が高レベル状態ＨＩＧＨを得るときは出力線２０５、２
０７上に新たなデータが置かれることはない。
【００１９】クロック信号Ｃの状態変化がＨＩＧＨから
ＬＯＷに変化するとき、ＴＩ２１２およびＴＩ２１４が
ディスエーブル化される。ＴＩ２１６およびＴＩ２１８
はイネーブル化され、路線２４７、２４９上にある信号
状態を、信号ＣのＬＯＷ状態への変化前の値に維持する
。ＴＩ２２２およびＴＩ２２４はイネーブル化され、路
線２４７および２４９上にラッチされている値をそれぞ
れ反転する。この場合これら二つの三状態インバータの
出力が新たに出力信号ＱおよびＱ／となる。ＴＩ２２６
およびＴＩ２２８はディスエーブル化される。
【００２０】上記の回路動作はクロック信号Ｃの状態変
化に伴って継続する。クロック信号Ｃの高レベル状態Ｈ
ＩＧＨの期間中に入力端２０１、入力端２０３に存在す
るデータはそれぞれ、信号ＣがＨＩＧＨからＬＯＷに状
態変化する度にＱおよびＱ／出力端に与えられ、次回に
信号ＣがＨＩＧＨからＬＯＷに変わるまでラッチされる
。さらにフリップフロップに上記イネーブル回路を含め
ると、フリップフロップの動作に関する別の追加的制御
が可能となる。信号ＥｎｂｌについてのＬＯＷ状態はク
ロック信号ＣをＬＯＷ状態に設定し、三状態インバータ
２１２、２１４、２２６、２２８をイネーブル化する。 これらの三状態インバータの状態は信号Ｅｎｂｌが状態
ＨＩＧＨになるまで変化できない。
【００２１】図３は本発明に基づき非同期リセット部を
含む高速、ＣＭＯＳ型、Ｄ型フリップフロップの略線図
である。このリセット部の特徴は図２のＴＩ２１６、Ｔ
Ｉ２２８をクロック同期ナンドゲート３１６、３２８で
代えることにより与えられる。リセット信号ＲＳＴ／が
線３０１を介してクロック同期された各ナンドゲートの
一入力端に与えられる。信号ＲＳＴ／がＨＩＧＨである
ときは、図３回路の動作は前述した図２回路の動作と同
一である。信号ＲＳＴ／がＬＯＷであるときは、出力信
号ＱおよびＱ／はそれぞれＬＯＷおよびＨＩＧＨに設定
される。しかしながら、クロック同期されたナンドゲー
ト３１８、３２８をフリップフロップに含めると、本回
路の動作速度は低下する。
【００２２】以上述べたように本発明により新規かつ改
良されたＤ型ＣＭＯＳフリップフロップ回路が与えられ
る。を発生する必要性を除去できる三状態インバータと
、Ｄ入力端およびＤ／入力端に対するパラレルデータ路
線の使用により、Ｄ／データ信号およびＱ／データ信号
を発生させるに必要がなくなり、ここに説明した回路は
先行技術ＣＭＯＳフリップフロップよりもはるかに高い
クロック速度で動作することができる。
【００２３】この回路設計は標準セルライブラリーある
いはゲートアレーライブラリーとして使用するように意
図されている。図２の回路のシミュレーションが行なわ
れ、他の標準セルおよびゲートアレーと比較したところ
、先行技術高速フリップフロップライブラリー例に比べ
て４０％高速であった。本発明の回路は市販の動作条件
の下で最大クロック速度２００メガヘルツの速度でまで
動作しうる。
【００２４】本回路は外部ゲートを介してクロック同期
を受ける結果もたらされるクロックスキューの効果を最
小限にするように設計されている。これを達成するには
図２および図３に示すようにセル設計者がスキューを制
御できるフリップフロップ内部にクロックイネーブル回
路を含めればよい。
【図面の簡単な説明】
【図１】ＣＭＯＳ技術により与えられる先行技術Ｄ型フ
リップフロップの論理線図である。
【図２】本発明による高速ＣＭＯＳ・Ｄ型フリップフロ
ップの論理線図である。
【図３】本発明による、非同期リセット装置を含んだ高
速ＣＭＯＳ・Ｄ型フリップフロップの論理回路図である
。
【符号の説明】
２００　　フリップフロップ ２３０　　クロックイネーブル回路 ２１２ないし２１８　　相補型金属酸化物半導体（ＣＭ
ＯＳ）三状態インバータ ２２２ないし２２８　　相補型金属酸化物半導体（ＣＭ
ＯＳ）三状態インバータ ２４７、２４９　　データ路

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】二進入力信号を受信する第一入力端および
    該二進入力信号の相補信号を受信する第二入力端と、二
    進出力を与えるＱ出力端および該二進出力信号の相補信
    号を与えるＱ／出力端と、該第一入力端で受信した該二
    進入力信号の状態を該Ｑ出力端に与える第一データ路線
    と、該第二入力端で受信した該相補二進入力信号の状態
    を該Ｑ／出力端に与える第二データ路線とを含むＣＭＯ
    Ｓフリップフロップ。
JP23374291A 1990-08-24 1991-08-22 高速ｃｍｏｓフリップフロップ Expired - Lifetime JP3299290B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US572596 1990-08-24
US07/572,596 US5140180A (en) 1990-08-24 1990-08-24 High speed cmos flip-flop employing clocked tristate inverters

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JPH04271512A true JPH04271512A (ja) 1992-09-28
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EP (1) EP0472426B1 (ja)
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