JP4681658B2

JP4681658B2 - クロック制御回路及び送信機

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Publication number: JP4681658B2
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Inventors: 浩伸秋田
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Description

本発明は、クロック制御回路及びこれを備える送信機に関する。

従来から、高速シリアル伝送を用いた通信システムが知られている。一般的な通信システムでは、データ生成部から送信機にパラレルデータ信号が出力され、送信機においてパラレルデータ信号がシリアルデータ信号に変換されて高速シリアル伝送線に送出される。このとき、送信機の動作クロックは、データ生成部からパラレルデータ信号を同期させて送信される。そして、この動作クロックは、クロック生成部において基準クロックの周波数がスペクトラム拡散（Spread Spectrum：ＳＳ)により変調されてデータ生成部に出力されるクロックである。このような通信システムとしては、例えば非特許文献１に記載されたものがある。

ここで、上記の動作クロックは、スペクトラム拡散による周波数変調度の大きいほうがＥＭＩ（Electro Magnetic Interference：電磁波干渉）の低減に有効である。従って、通信システムにおけるＥＭＩの低減を図るためには、クロック生成部によって生成されるクロックの変調度を大きくすることが好ましい。

"1-channelSerial ATA PHY"、［online］、Atmel Corporation、２００３年１月、［平成２１年１月２１日検索］、インターネット＜http://www.dzjsw.com/jcdl/a/AT78C5091.pdf＞

高速シリアル伝送路においては、シリアルデータ信号にクロックを埋め込むEmbedded Clockという伝送方式により、データレートの向上を図っている。通常データ通信においては、スペクトラム拡散によりＥＭＩの低減を図っている。しかしながら、Embeddedclockの高速シリアル伝送では、その特性上、変調度を高く出来ない。そのため、上記従来の構成においては、シリアルデータ信号を同期させるクロックとパラレルデータ信号を同期させるクロックとが同一のため、データ生成部と送信機との間の配線部分や他の回路ブロックのデータを同期させるクロックの変調度も小さくせざるを得なく、それらの部分から大きなＥＭＩが発生するといった問題があった。

そこで、上記の問題を解消するために、例えばデータ生成部と送信機との間において、パラレルデータ信号を変調度の高いクロックに同期させることが考えられるが、回路規模が大きくなってしまうと共に、送信機側の消費電力が大きくなるといった新たな問題が生じてしまう。

本発明は、上記問題点を解消する為になされたものであり、簡易な構成でＥＭＩの低減を図ることができるクロック制御回路及びこれを備える送信機を提供することを目的とする。

本発明のクロック制御回路は、基準クロックの周波数をスペクトラム拡散することによって変調度が大きい第１クロックと、この第１クロックよりも変調度が小さい第２クロックとを生成し、生成された第１クロックと第２クロックとを出力するクロック生成部と、クロック生成部から外部回路に出力されて該外部回路から出力された第１クロックと、外部回路において第１クロックに同期して出力されたパラレルデータ信号と、クロック生成部から出力された第２クロックとを入力して、パラレルデータ信号を第２クロックに同期させて出力するＦＩＦＯ部と、を備えることを特徴とする。

このクロック制御回路では、同じ基準クロックの周波数をスペクトラム拡散することによって、変調度の大きい第１クロックと変調度の小さい第２クロックとがクロック生成部で生成され、ＦＩＦＯ部に出力される。このとき、第１クロックは、外部回路に出力され、この外部回路においてパラレルデータ信号を同期させた後、ＦＩＦＯ部に出力される。そして、ＦＩＦＯ部では、パラレルデータ信号を同期させた第１クロックに換えて、そのパラレルデータ信号を第２クロックに同期させて出力する。これにより、パラレルデータ信号を伝送する際には、変調度の大きいクロックに同期させ、このパラレルデータ信号をシリアルデータ信号に変換して高速シリアル伝送する際には、変調度の小さいクロックに同期させることができる。従って、パラレルデータ信号が伝送される例えば外部回路（データ生成部）と送信機との間の配線部分や、他の回路ブロックにおける大きなＥＭＩの低減を図ることができる。また、外部回路と送信機との間でパラレルデータ信号を変調度の高いクロックに同期させるための回路を必要としないので、簡易な構成とすることができる。

また、クロック生成部は、外部回路よりもＦＩＦＯ部に近い位置に配置されていることが好適である。この場合には、クロック生成部とＦＩＦＯ部とを接続する伝送路（伝送線）が短くなるため、変調度の小さい第２クロックがクロック生成部からＦＩＦＯ部に伝送される際のＥＭＩを低減することができる。このとき、外部回路がクロック生成部から離れた位置に存在する場合であっても、第１クロックの変調度が大きいため、ＥＭＩの低減が図られている。

また、クロック生成部は、クロック生成部は、第１クロックを生成する第１クロック生成部と、第２クロックを生成する第２クロック生成部とを有し、第１クロックと第２クロックとの位相を合わせるための第１制御信号及び第２制御信号を生成し、生成された第１制御信号を第１クロック生成部に、第２制御信号を前記第２クロック生成部に出力する位相調整回路を有することが好適である。この場合には、位相を合わせるための第１制御信号及び第２制御信号に基づいて、第１クロック及び第２クロックがそれぞれ生成されるので、第１クロックと第２クロックとの位相差を小さくすることができる。そのため、第１クロック及び第２クロックのデータレート（クロック周波数）の差を小さくすることができ、ＦＩＦＯ部におけるレジスタ数の軽減を図ることができる。

また、クロック生成部は、第１クロックを入力して、この第１クロックを分周して出力する分周回路を有することが好適である。この場合には、所望する第１クロックの周波数を得ることができる。

本発明の送信機は、基準クロックの周波数をスペクトラム拡散することによって変調度が大きい第１クロックと、この第１クロックよりも変調度が小さい第２クロックとを生成し、生成された第１クロックと第２クロックとを出力するクロック生成部と、クロック生成部から外部回路に出力されて該外部回路から出力された第１クロックと、外部回路において第１クロックに同期して出力されたパラレルデータ信号と、クロック生成部から出力された第２クロックとを入力して、パラレルデータ信号を第２クロックに同期させて出力するＦＩＦＯ部と、ＦＩＦＯ部から第２クロックに同期して出力されたパラレルデータ信号を入力して、このパラレルデータ信号をシリアルデータ信号に変換して出力するシリアル伝送信号作成部と、を備えることを特徴とする。

この送信機では、同じ基準クロックの周波数をスペクトラム拡散することによって、変調度の大きい第１クロックと変調度の小さい第２クロックとがクロック生成部で生成され、ＦＩＦＯ部に出力される。このとき、第１クロックは、外部回路に出力され、この外部回路においてパラレルデータ信号を同期させた後、ＦＩＦＯ部に出力される。そして、ＦＩＦＯ部では、パラレルデータ信号を同期させた第１クロックに換えて、そのパラレルデータ信号を第２クロックに同期させて出力し、このパラレルデータ信号を入力したシリアル伝送信号作成部では、パラレルデータ信号をシリアルデータ信号に変換して出力する。これにより、パラレルデータ信号を伝送する際には、変調度の大きいクロックに同期させ、このパラレルデータ信号をシリアルデータ信号に変換して高速シリアル伝送する際には、変調度の小さいクロックに同期させることができる。従って、パラレルデータ信号が伝送される例えば外部回路（データ生成部）との間の配線部分や、他の回路ブロックにおける大きなＥＭＩの低減を図ることができる。また、外部回路との間でパラレルデータ信号を変調度の高いクロックに同期させるための回路を必要としないので、簡易な構成とすることができる。

本発明によれば、簡易な構成でＥＭＩの低減を図ることができる。

本実施形態に係る送信機を含む通信システムの構成図である。クロック生成部の構成図である。比較例の通信システムの構成図である。比較例の通信システムにおける第１クロック及び第２クロックのデータレートの変化の割合を示す図である。本実施形態の通信システムにおける第１クロック及び第２クロックのデータレートの変化の割合を示す図である。変形例に係る通信システムの構成図である。変形例に係る通信システムの構成図である。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本実施形態に係る送信機を含む通信システムの構成図である。この図に示される通信システム１は、データ生成部２と、送信機３とを備える。データ生成部２及び送信機３は、低速のパラレル信号線Ｌ１によって接続されている。また、送信機３には、高速シリアル伝送線Ｌ２の一端が接続されており、その他端が例えば受信機（図示しない）に接続されている。なお、図１においては、送信機３及びデータ生成部２が何れもＬＳＩによって構成されており、それらを接続するパラレル信号線Ｌ１と高速シリアル伝送線Ｌ２とは、ケーブルやＰＣＢ（Printed Circuit Board：プリント基板）上の配線である。

データ生成部２は、送信機３から出力された第１クロックＣＫ_１（後述）を入力し、この第１クロックＣＫ_１に送信されるべきパラレルデータ信号Ｐ_ｄａｔａを同期して、このパラレルデータ信号Ｐ_ｄａｔａと第１クロックＣＫ_１とを送信機３に出力する。このデータ生成部２は、外部回路である。なお、ここで言う外部とは、機能的な要素で各ブロックが分けられた場合において、送信機３と機能的に分離していることを示している。

送信機３は、クロック生成部４と、入力回路５と、ＦＩＦＯ部６と、シリアル伝送信号作成部７とを備える。クロック生成部４は、送信機３内においてＦＩＦＯ部６及びシリアル伝送信号作成部７の近くに配置されている。この送信機３は、受信機に例えば画像（映像）データを送信する装置である。なお、クロック生成部４及びＦＩＦＯ部６は、スペクトラム拡散量の異なる２つのクロックの間でのデータ乗せ換え回路（クロック制御回路）として機能している。

クロック生成部４について、図２を参照しながら説明する。図２は、クロック生成部４の構成図である。同図に示すように、クロック生成部４は、基準クロック生成部８と、システム用クロック生成部（第１クロック生成部）９と、シリアル伝送用クロック生成部（第２クロック生成部）１０と、位相調整回路１１とから構成される。

基準クロック生成部８は、所定の周波数の基準クロックＣＫ_ｒｅｆを生成する。基準クロック生成部８は、生成した基準クロックＣＫ_ｒｅｆをシステム用クロック生成部９及びシリアル伝送用クロック生成部１０に出力する。

システム用クロック生成部９は、基準クロック生成部８から出力された基準クロックＣＫ_ｒｅｆを入力し、この基準クロックＣＫ_ｒｅｆに基づいてシステム用クロックである第１クロックＣＫ_１を生成して出力する。具体的に、システム用クロック生成部９は、位相調整回路１１から出力された第１制御信号Ｃｏｎｔｒｏｌ_１（後述）を入力し、この第１制御信号Ｃｏｎｔｒｏｌ_１に基づいて基準クロックＣＫ_ｒｅｆの周波数をスペクトラム拡散（Spread Spectrum：ＳＳ）することにより変調し、周波数変調度（変調幅）の大きい第１クロックＣＫ_１を生成して、この第１クロックＣＫ_１をデータ生成部２に出力する。この第１クロックＣＫ_１は、他の回路ブロックに出力されてもよい。

シリアル伝送用クロック生成部１０は、基準クロック生成部８から出力された基準クロックＣＫ_ｒｅｆを入力し、この基準クロックＣＫ_ｒｅｆに基づいてシリアル伝送用クロックである第２クロックＣＫ_２を生成して出力する。具体的に、シリアル伝送用クロック生成部１０は、位相調整回路１１から出力された第２制御信号Ｃｏｎｔｒｏｌ_２（後述）を入力し、この第２制御信号制御信号Ｃｏｎｔｒｏｌ_２に基づいて基準クロックＣＫ_ｒｅｆの周波数をスペクトラム拡散することにより変調し、周波数変調度の小さい第２クロックＣＫ_２を生成して、この第２クロックＣＫ_２をＦＩＦＯ部６及びシリアル伝送信号作成部７に出力する。この第２クロックＣＫ_２は、第１クロックＣＫ_１よりも周波数変調度が小さく設定されており、高速シリアル伝送線Ｌ２において伝送可能な周波数変調度となっている。

なお、シリアル伝送用クロック生成部１０は、基準クロックＣＫ_ｒｅｆのスペクトラム拡散の変調度を０とした第２クロックＣＫ_２を生成して出力してもよい。この場合には、シリアル伝送用クロック生成部１０は、後述する位相調整回路１１の動作を停止させるための停止信号を位相調整回路１１に出力する。

位相調整回路１１は、第１クロックＣＫ_１と第２クロックＣＫ_２のとの位相を調整する。具体的には、位相調整回路１１は、第１クロックＣＫ_１及び第２クロックＣＫ_２を検出し、この第１クロックＣＫ_１及び第２クロックＣＫ_２の周波数変調の位相を合わせるための第１制御信号Ｃｏｎｔｒｏｌ_１と、この第１制御信号Ｃｏｎｔｒｏｌ_１とは異なる第２制御信号Ｃｏｎｔｒｏｌ_２とを生成して、第１制御信号Ｃｏｎｔｒｏｌ_１をシステム用クロック生成部９に、第２制御信号Ｃｏｎｔｒｏｌ_２をシリアル伝送用クロック生成部１０にそれぞれ出力する。

図１に戻って、入力回路５は、例えばラッチ回路であり、クロック生成部４からデータ生成部２に出力されてこのデータ生成部２から出力された第１クロックＣＫ_１と、データ生成部２において第１クロックＣＫ_１に同期して出力されたパラレルデータ信号Ｐ_ｄａｔａとを入力し、このパラレルデータ信号Ｐ_ｄａｔａ及び第１クロックＣＫ_１をＦＩＦＯ部６に出力する。入力回路５は、例えばＬＳＩの境界部分に配置される外部回路であり、ＥＳＤ（Electrostatic Discharge）等に耐え得る構成となっている。

ＦＩＦＯ部６は、第１クロックＣＫ_１から第２クロックＣＫ_２へとパラレルデータ信号Ｐ_ｄａｔａの乗せ換えを行う。具体的に、ＦＩＦＯ部６は、外部回路５から出力された第１クロックＣＫ_１及びパラレルデータ信号Ｐ_ｄａｔａと、クロック生成部４から出力された第２クロックＣＫ_２とを入力する。そして、ＦＩＦＯ部６は、入力したパラレルデータ信号Ｐ_ｄａｔａを第２クロックＣＫ_２に同期して、パラレルデータ信号ＰＲ_ｄａｔａとしてシリアル伝送信号作成部７に出力する。また、ＦＩＦＯ部６は、第１クロックＣＫ_１と第２クロックＣＫ_２との変調度の違いに起因して生じる瞬間のデータレート（周波数）の差によるオーバーフローやアンダーフローを防止する。

シリアル伝送信号作成部７は、ＦＩＦＯ部６から第２クロックＣＫ_２に同期して出力されたパラレルデータ信号ＰＲ_ｄａｔａ及びシリアル伝送用クロック生成部１０から出力された第２クロックＣＫ_２を入力して、この第２クロックＣＫ_２に従ってパラレルデータ信号ＰＲ_ｄａｔａをシリアルデータ信号Ｓ_ｄａｔａに変換し、このシリアルデータ信号Ｓ_ｄａｔａを高速シリアル伝送線Ｌ２に出力する。

次に、比較例の通信システムについて説明する。図３は、比較例の通信システムを示す構成図である。同図に示すように、比較例の通信システム１Ａは、ディスプレイポートに適用されるものであり、第１クロック生成部１２と第２クロック生成部１３とを備えている点で、本実施形態の通信システム１と異なっている。以下、比較例の通信システム１Ａについて説明する。

第１クロック生成部１２は、基準クロックの周波数をスペクトラム拡散することで、変調度の大きい第１クロックＣＫ_１１を生成して、この第１クロックＣＫ_１１をデータ生成部２に出力する。また、第２クロック生成部１３は、第１クロック生成部１２の基準クロックとは異なる基準クロックの周波数をスペクトラム拡散することで、変調度の小さい第２クロックＣＫ_２２を成して、この第２クロックＣＫ_２２をＦＩＦＯ部６Ａ及びシリアル伝送信号作成部７に出力する。

上記の構成を有する通信システム１Ａでは、変調度の大きい第１クロックＣＫ_１１が第１クロック生成部１２からデータ生成部２に出力され、変調度の小さい第２クロックＣＫ_２２が第２クロック生成部１３からＦＩＦＯ部６Ａに出力されるため、パラレルデータ信号Ｐ_ｄａｔａを変調度の大きい第１クロックＣＫ_１１に同期してデータ生成部２から送信機３の出力することで、パラレル信号線Ｌ１等におけるＥＭＩの低減が図られている。また、第１クロックＣＫ_１１の周波数よりも第２クロックＣＫ_２２の周波数を十分に大きくし、ＦＩＦＯ部６Ａに入力されるデータがＦＩＦＯ部６Ａから出力されるデータを追い越してオーバーフローするのを防いでいる。しかしながら、周波数の増大に伴い、ＦＩＦＯ部６Ａに入力される第１クロックＣＫ_１１のデータレートよりもＦＩＦＯ部６Ａから出力される第２クロックＣＫ_２２のデータレートが大きくなり、アンダーフローするといった問題がある。

そこで、通信システム１Ａでは、ＦＩＦＯ部６Ａがダミーデータ追加部１４を有している。このダミーデータ追加部１４は、データレートに対してダミーのＦｉｌｌデータを追加する。ダミーデータ追加部１４の作用について、図４を参照しながら説明する。

図４は、通信システム１Ａにおける第１クロックＣＫ_１１及び第２クロックＣＫ_２２のデータレートの変化の割合を示す図である。同図においては、実線が第１クロックＣＫ_１１、破線が第２クロックＣＫ_２２を示している。図４に示すように、第１クロックＣＫ_１１の変調度は、第２クロックＣＫ_２２の変調度よりも大きくなっている。そして、破線で囲った部分においてデータのオーバーフローが発生しないように、第１クロックＣＫ_１１の平均のデータレートは、第２クロックＣＫ_２２の平均のデータレートを十分に上回った値となっている。このとき、ダミーデータ追加部１４は、アンダーフローを防止するために、第１クロックＣＫ_１１及び第２クロックＣＫ_２２のデータレートの差に対して図中矢印で示すＦｉｌｌデータＦ_ｄａｔａを追加し、そのデータレートの差を補っている。

しかしながら、上記の通信システム１Ａでは、第１クロック生成部１２及び第２クロック生成部１３が独立して動作しているため、スペクトラム拡散によって変調される周波数の位相が同一になるとは限らず、位相が異なる場合がある。このとき、第１クロックＣＫ_１１と第２クロックＣＫ_２２とのデータレートの差をより大きくする必要がある。そのため、このような動作を実現するために、回路規模が増大するといった問題がある。

これに対し、本実施形態の通信システム１は、クロック生成部４において同じ基準クロックＣＫ_ｒｅｆから第１クロックＣＫ_１及び第２クロックＣＫ_２が生成されている。そのため、図５に示すように、第１クロックＣＫ_１の変調度を大きくし、第２クロッＣＫ_２の変調度を小さくすると共に、第１クロックＣＫ_１及び第２クロックＣＫ_２の平均のデータレートを一致させることができる。従って、データレートの差に対してＦｉｌｌデータＦ_ｄａｔａを追加する必要がないため、上記のダミーデータ追加部１４は不要となり、最小限の回路構成とすることができる。

また、第１クロックＣＫ_１及び第２クロックＣＫ_２の瞬間のデータレートが異なる場合であっても、図５に示すように、ＦＩＦＯ部６によってオーバーフローした部分のデータがアンダーフローした部分となるように調整されることにより、データレートのオーバーフロー及びアンダーフローを防止することができる。以上のように、本実施形態の通信システム１は、比較例の通信システム１Ａに比べて、簡易な構成によってアンダーフロー及びオーバーフローを防止できる。更に、第１クロックＣＫ_１及び第２クロックＣＫ_２の平均のデータレートが一致しているため、シリアル伝送信号作成部７は必要最低限の動作スピードで動作すればよく、回路規模の増大を抑制できると共に、消費電力の増加を防止することができる。

以上、本実施形態に係る送信機３を含む通信システム１では、同じ基準クロックＣＫ_ｒｅｆの周波数をスペクトラム拡散することにより、変調度の大きい第１クロックＣＫ_１と変調度の小さい第２クロックＣＫ_２とがクロック生成部４で生成され、ＦＩＦＯ部６に出力される。このとき、第１クロックＣＫ_１は、データ生成部２に出力され、このデータ生成部２においてパラレルデータ信号Ｐ_ｄａｔａを同期させた後、ＦＩＦＯ部６に出力される。そして、ＦＩＦＯ部６では、パラレルデータ信号Ｐ_ｄａｔａを同期させた第１クロックＣＫ_１に換えて、そのパラレルデータ信号Ｐ_ｄａｔａを第２クロックＣＫ_２に同期させて出力する。

これにより、パラレルデータ信号Ｐ_ｄａｔａを伝送する際には、変調度の大きい第１クロックＣＫ_１に同期させ、このパラレルデータ信号ＰＲ_ｄａｔａをシリアルデータ信号Ｓ_ｄａｔａに変換して高速シリアル伝送する際には、変調度の小さい第２クロックＣＫ_２に同期させることができる。従って、パラレルデータ信号Ｐ_ｄａｔａが伝送される例えばデータ生成部２と送信機３との間の配線部分や、他の回路ブロックにおける大きなＥＭＩの低減を図ることができる。

また、クロック生成部４がデータ生成部２よりもＦＩＦＯ部６に近い位置に配置されているので、クロック生成部４とＦＩＦＯ部６とを接続する伝送線が短くなり、変調度の小さい第２クロックＣＫ_２がＦＩＦＯ部６に伝送される際のＥＭＩを低減することができる。このとき、データ生成部２がクロック生成部４から離れた位置に存在することになるが、第１クロックＣＫ_１の変調度が大きいため、ＥＭＩの低減が図られている。

また、位相調整回路１１により、第１クロックＣＫ_１と第２クロックＣＫ_２との周波数変調の位相が合うように調整するので、第１クロックＣＫ_１と第２クロックＣＫ_２との位相差が小さくなり、第１クロックＣＫ_１及び第２クロックＣＫ_２のデータレート（クロック周波数）の差を小さくすることができる。これにより、ＦＩＦＯ部６におけるデータレート調整処理の軽減を図ることができる。

なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、システム用クロック生成部９において生成された第１クロックＣＫ_１がデータ生成部２から同一周波数にて出力されているが、図６に示すように、システム用クロック生成部９とデータ生成部２との間に、第１クロックＣＫ_１を逓倍（×Ｎ）する逓倍回路１５を設け、所望の周波数の第１クロックＣＫ_１Ｘが得られる構成としてもよい。この逓倍回路１５に対応して、第１クロックＣＫ_１Ｘを分周する分周回路１７がデータ生成部２に設けられてもよい。また、図７に示すように、システム用クロック生成部９とデータ生成部２との間に、第１クロックＣＫ_１を分周（÷Ｎ）する分周回路１６を設け、この分周回路１６から出力される第１クロックＣＫ_１Ｙに対応して、この第１クロックＣＫ_１Ｙを逓倍する逓倍回路１８がデータ生成部２に設けられてもよい。要は、ＦＩＦＯ部６において第１クロックＣＫ_１と第２クロックＣＫ_２との平均のデータレートが一致していればよい。

また、上記実施形態では、位相調整回路１１が第１制御信号Ｃｏｎｔｒｏｌ_１をシステム用クロック生成部９に、第２制御信号Ｃｏｎｔｒｏｌ_２をシリアル伝送用クロック生成部１０にそれぞれ出力して第１クロックＣＫ_１及び第２クロックＣＫ_２の周波数変調の位相が合うように調整しているが、位相の調整は上記の方法に限定されない。例えば、位相調整回路１１が第１クロックＣＫ_１及び第２クロックＣＫ_２を入力して位相差を検出し、この位相差に基づいて周波数変調の位相が合うように調整して、この位相調整後の第１クロックＣＫ_１及び第２クロックＣＫ_２を出力してもよい。

また、上記実施形態では、図４及び図５において、第１クロックＣＫ_１（第１クロックＣＫ_１１）と第２クロックＣＫ_２（第２クロックＣＫ_２２）とのデータレートの変化の割合が三角波で示される変調方式としているが、例えば正弦波となる変調方式等であってもよい。

また、上記実施形態では、データ生成部２及び送信機３をそれぞれＬＳＩによって構成しているが、その他の構成であってもよい。例えば、データ生成部２及び送信機３を含んだ１つのＬＳＩとし、データ生成部２及び送信機３がマクロであってもよい。また、データ生成部２、クロック制御回路（クロック生成部４及びＦＩＦＯ部６）及びシリアル伝送信号作成部７がそれぞれＬＳＩによって構成されてもよいし、データ生成部２、クロック生成部４、シリアル伝送信号作成部７及びその他の部分がそれぞれＬＳＩによって構成されてもよい。

２…データ生成部（外部回路）、３…送信機、４…クロック生成部、６…ＦＩＦＯ部、７…シリアル伝送信号作成部、９…システム用クロック生成部（第１クロック生成部）、１０…シリアル伝送用クロック生成部（第２クロック生成部）、１１…位相調整回路、１５…逓倍回路、１６…分周回路、ＣＫ_ｒｅｆ…基準クロック、ＣＫ_１…第１クロック、ＣＫ_２…第２クロック、Ｃｏｎｔｒｏ_ｌ…第１制御信号、Ｃｏｎｔｒｏ_２…第２制御信号、Ｐ_ｄａｔａ，ＰＲ_ｄａｔａ…パラレルデータ信号、Ｓ_ｄａｔａ…シリアルデータ信号。

Claims

基準クロックの周波数をスペクトラム拡散することによって変調度が大きい第１クロックと、この第１クロックよりも変調度が小さい第２クロックとを生成し、生成された前記第１クロックと前記第２クロックとを出力するクロック生成部と、
前記クロック生成部から外部回路に出力されて該外部回路から出力された前記第１クロックと、前記外部回路において前記第１クロックに同期して出力されたパラレルデータ信号と、前記クロック生成部から出力された前記第２クロックとを入力して、前記パラレルデータ信号を前記第２クロックに同期させて出力するＦＩＦＯ部と、
を備えることを特徴とするクロック制御回路。
前記クロック生成部は、前記外部回路よりも前記ＦＩＦＯ部に近い位置に配置されていることを特徴とする請求項１に記載のクロック制御回路。
前記クロック生成部は、前記第１クロックを生成する第１クロック生成部と、前記第２クロックを生成する第２クロック生成部とを有し、
前記第１クロックと前記第２クロックとの位相を合わせるための第１制御信号及び第２制御信号を生成し、生成された前記第１制御信号を前記第１クロック生成部に、前記第２制御信号を前記第２クロック生成部に出力する位相調整回路を有することを特徴とする請求項１又は２記載のクロック制御回路。
前記クロック生成部は、前記第１クロックを入力して、この第１クロックを逓倍して出力する逓倍回路を有することを特徴とする請求項１〜３の何れか一項記載のクロック制御回路。
前記クロック生成部は、前記第１クロックを入力して、この第１クロックを分周して出力する分周回路を有することを特徴とする請求項１〜４の何れか一項記載のクロック制御回路。
基準クロックの周波数をスペクトラム拡散することによって変調度が大きい第１クロックと、この第１クロックよりも変調度が小さい第２クロックとを生成し、生成された前記第１クロックと前記第２クロックとを出力するクロック生成部と、
前記クロック生成部から外部回路に出力されて該外部回路から出力された前記第１クロックと、前記外部回路において前記第１クロックに同期して出力されたパラレルデータ信号と、前記クロック生成部から出力された前記第２クロックとを入力して、前記パラレルデータ信号を前記第２クロックに同期させて出力するＦＩＦＯ部と、
前記ＦＩＦＯ部から前記第２クロックに同期して出力された前記パラレルデータ信号を入力して、このパラレルデータ信号をシリアルデータ信号に変換して出力するシリアル伝送信号作成部と、
を備えることを特徴とする送信機。