CN106341219B - 一种基于扩频技术的数据同步传输装置 - Google Patents

Abstract

本发明公开一种基于扩频技术的数据同步传输装置，包括扩频时钟产生模块、数据预同步电路和数据同步处理电路；扩频时钟产生模块接收输入时钟信号，产生扩频后的输出时钟信号；数据预同步电路接收输入时钟信号和输入数据，在输入时钟信号的反沿锁存输入数据，在接收到输出时钟信号后，将输入数据发送到数据同步电路；数据同步处理电路根据输入时钟信号的时序写入输入数据并锁存，再根据输出时钟信号的时序移出输入数据。本发明能够根据扩频后时钟信号，将数据进行同步输出，使输出数据保持正常，不会造成输出时钟和输出数据不同步的问题，同时，输出数据与时钟频率被叠加低频调制，极大的降低了系统EMI干扰。

Description

一种基于扩频技术的数据同步传输装置

技术领域

本发明涉及扩频时钟技术领域，尤其涉及一种基于扩频技术的数据同步传输装置。

背景技术

随着集成电路的快速发展，芯片的速度越来越快，在传输数据过程中，易造成EMI(Electromagnetic Interference,电磁干扰)辐射干扰，降低系统接受机的灵敏度或导致其他设备工作异常。

在对EMI辐射要求高的系统环境中，需要使用扩频技术，以降低EMI的辐射能力。通常方法是调制锁相环的分频反馈部分，产生扩频时钟，作为数据处理的时钟源信号，这样要求在数字时序处理上需要较大的时钟偏移裕度，否则会导致数据传输时序错误，间接引起系统速度变慢，高速状态也会造成数据错误。

发明内容

本发明所要解决的技术问题是提供一种基于扩频技术的数据同步传输装置，其可根据扩频后的时钟信号进行高速数据同步传输，避免数据传输错误，使传输数据与时钟同时扩频处理，降低系统EMI。

为解决本发明的技术问题，本发明公开一种基于扩频技术的数据同步传输装置，包括扩频时钟产生模块、数据预同步电路和数据同步处理电路；

扩频时钟产生模块接收输入时钟信号，锁定时钟信号，并进行扩频调制，产生扩频后的输出时钟信号，发送到数据同步处理电路；

数据预同步电路接收输入时钟信号和输入数据，在输入时钟信号的反沿锁存输入数据，在扩频时钟产生模块锁定时钟信号产生了与输入时钟同频同相的输出时钟后，将所述输入数据发送到数据同步处理电路；

数据同步处理电路接收输入时钟信号、输出时钟信号和数据预同步电路发送的输入数据，根据输入时钟信号的时序写入输入数据并锁存，再根据输出时钟信号的时序移出所述输入数据。

其中，所述扩频时钟产生模块包括锁相环、时钟调制电路和调制电压产生电路；

锁相环接收输入时钟，在锁定输入时钟后，产生相位和频率与输入时钟的相位和频率相同的输出时钟，并发送时钟锁定信号至时钟调制电路和数据预同步电路；以及根据调制电压信号，生成频率呈周期性变化的输出时钟信号；

时钟调制电路在收到所述时钟锁定信号后开始工作，根据预设的频率参数，对输入时钟信号进行分频处理，产生与输入时钟信号相位相同且占空比为50％的数字调制信号，发送到调制电压产生电路；

调制电压产生电路将所述数字调制信号进行数模转换处理，产生电压幅度呈周期性变化的调制电压信号，发送到锁相环。

其中，所述时钟调制电路包括时钟分频电路和调制配置电路；

时钟分频电路接收所述时钟锁定信号后，将所述输入时钟信号进行分频处理，形成与输入时钟信号相位相同的低频时钟调制信号；

所述调制配置电路根据系统的启动调制信号，将低频时钟调制信号进行二分频处理，生成占空比为50％且频率与预设的频率参数相同的数字调制信号。

其中，所述调制电压信号的波形为三角波或正弦波。

其中，所述锁相环包括鉴相器、电荷泵、电压处理电路、压控振荡器和倍频器；

鉴相器接收输入时钟信号和倍频时钟信号，判断两者的相位差，产生相位差信号；若两者相位相同，则鉴相器输出时钟锁定信号；

电荷泵接收相位差信号，产生直流电压信号；

电压处理电路接收直流电压信号和调制电压信号，将两者进行线性叠加处理，生成叠加电压信号；

压控振荡器接收叠加电压信号，产生与叠加电压信号幅度的周期性变化相对应的频率呈周期性变化的输出时钟信号；

倍频器接收输出时钟信号，产生频率是输出时钟信号整数倍的倍频时钟信号。

其中，所述数据同步处理电路包括写指针、读指针和数据缓存单元；

写指针与输入时钟信号同步，读指针与输出时钟信号同步；

数据缓存单元通过输入时钟同步指针将输入数据顺序锁存；并通过读指针将数据依次串行移出。

其中，所述数据同步处理电路还包括第一锁存单元，用于锁存所述数据预同步电路输出的输入数据，再根据写指针及输入时钟信号写入所述数据缓存单元。

其中，所述数据同步处理电路还包括第二锁存单元，用于接收所述数据缓存单元移出的数据，使输出数据经锁存后再输出。

其中，所述数据预同步电路在收到所述时钟锁定信号后，将锁存的输入数据发送到数据同步处理电路。

与现有技术相比，本发明具有如下有益效果：本发明能够根据扩频后时钟信号，将数据进行同步输出，使输出数据保持正常，不会造成高速输出数据时序错误的问题，同时，输出数据与时钟频率被叠加低频调制，极大的降低了系统EMI干扰。

附图说明

图1是本发明实施例的基于扩频技术的数据同步传输装置结构图；

图2是本发明实施例的扩频时钟产生模块结构图；

图3是本发明实施例的锁相环结构图；

图4是本发明实施例的频率调制幅度示意图；

图5是本发明实施例的调制电压幅度波形图；

图6是本发明实施例的输出时钟频率变化波形图；

图7是本发明实施例的无调制时的数据传输时序图；

图8是本发明实施例的高调制时的数据传输时序图；

图9是本发明实施例的低调制时的数据传输时序图；

图10是本发明实施例的数据同步输出处理示意图。

具体实施方式

下面结合附图和实施例，对本发明作进一步详细说明。

如图1所示，本发明实施例的基于扩频技术的数据同步传输装置，包括扩频时钟产生模块、数据预同步电路和数据同步处理电路。

其中，扩频时钟产生模块接收输入时钟信号，锁定时钟信号，并进行扩频调制，产生扩频后的输出时钟信号，发送到数据同步处理电路。

具体地，本实施例的扩频时钟产生模块可根据系统配置的调制参数进行扩频时钟调制，使输出时钟信号的调制频率适应不同的需求，尽可能降低EMI干扰。

数据预同步电路接收输入时钟信号和输入数据，在输入时钟信号的反沿锁存输入数据，在扩频时钟产生模块锁定时钟信号产生了同频同相的输出时钟后，将所述输入数据发送到数据同步处理电路。

具体地，由于经过扩频调制后，输出数据要延时一段时间待输入时钟锁定后输出，因此，只有在输入时钟锁定后产生了同频同相的输出时钟后才开始传输数据。数据预同步电路将接收到的数据先锁存在寄存器中，待接收到时钟锁定信号后，锁相环产生了同频同相的输出时钟，再将数据锁存到数据同步处理电路，以保证数据传输的准确率，防止数据与时钟不同步。

数据同步处理电路接收输入时钟信号、输出时钟信号和数据预同步电路发送的输入数据，根据输入时钟信号的时序写入输入数据并锁存，再根据输出时钟信号的时序移出所述输入数据。

具体地，本发明实施例的数据同步处理电路包括写指针、读指针和数据缓存单元。写指针与输入时钟信号同步，读指针与输出时钟信号同步。数据缓存单元通过写指针将输入数据顺序锁存；并通过读指针将数据依次串行移出。

所述数据缓存单元包括N个存储子单元，其中N为正整数且为偶数。

所述写指针根据输入时钟从1累加至N周期性变化，其中写指针周期起始值为1，使每一输入数据通过输入时钟信号依次存储于第一存储子单元、第二存储子单元、……第N存储子单元，每一输入数据依次存入N个存储子单元；再使下一输入数据依次存入N个存储子单元。

所述读指针根据输出时钟从N/2累加至N再到1再到(N/2)-1为一个周期，其中读指针周期起始值为N/2，通过输出时钟信号依次从N个存储子单元读出N个输出数据，满足每个数据的起始位置为N/2，依次读取N次。

在本发明另一实施例中，所述输入数据可先经过一锁存单元锁存后，再根据写指针及输入时钟信号写入所述数据缓存单元。

在本发明另一实施例中，所述输出数据至所述数据缓存单元输出前可经过一锁存单元锁存后输出。

例如:输入时钟信号的频率为100MHz，经扩频调制后，输出时钟信号的频率在50-150MH之间周期性变化。当传输1bit数据时，首先，数据同步处理电路通过写指针将输入数据按顺序锁存到数据缓存单元中，从地址0到地址23，依次连续串行写入1bit数据；再通过读指针依次串行移位出1bit数据，首先从地址13开始，一直到地址24，再由地址0到地址12循环操作，将输出数据依次锁存到触发器中进行输出。由于输出时钟信号与输入时钟信号之间的相位关系通过扩频调制后具有一定的规律，初始状态，输入时钟和输出时钟相位相等，然后逐渐相位超前，到最大超前相位后逐渐递减，然后相位又相等，继续递减到最大值后再逐渐滞后，如此周期反复。使输出数据经过扩频时钟后，与输入数据相位频率都发生变化，受输出同步扩频时钟的影响，数据上也叠加了扩频调制机制，大幅降低了对系统EMI的影响。

以下再结合图10，详述本实施例的数据同步处理模块工作原理。在初始状态,由于锁相环锁定输入时钟信号，使输入时钟与输出时钟是同频同相的时钟，写指针从地址1开始写入数据，读指针从N/2地址处延时N/2周期读出数据。其中，N为正整数。输入数据与输出数据延时N/2个周期，写指针按输入时钟信号累加1，则读指针同步累加1，输出数据相对输入数据保持N/2的延时时间。地址累加次序为1至N/2至N再回到1，如此反复循环。数据读出次序为N/2至N至1再回到N/2，如此反复循环。

在开始时钟扩频调制后，输出时钟如图4，时钟频率开始逐渐变低，在固定的时间内，输出时钟相位依次增大相对于输入时钟的延时，写指针采用与输入时钟同步的依次速度写入存储单元，但是读指针相对于写指针速度变慢。例如：当调制频率达到最低时，写指针写入地址N-1时，读指针在读地址N的数据。

然后在调制电压的作用下，输出时钟频率开始逐渐变快，在固定的时间内，输出时钟相位依次减小相对于输入时钟的延时，写指针采用与输入时钟同步的依次速度写入存储单元，但是读指针相对于写指针速度变快。例如：当调制频率达到最高时，写指针写入地址0时，读指针在读地址1的数据。

在本实施例中，读写指针变化规律为：在扩频初始态，读指针延时写指针N/2个输入时钟周期，扩频调制使输出时钟最慢时，读指针最大延时写指针N-1个输入时钟周期。扩频调制使输出时钟最快时，读指针最大延时写指针1个输入时钟周期。

另外，根据实际应用场景中扩频调制度的不同，在扩频调制使输出时钟最慢时，读指针延时写指针的周期可以是N-2、N-3或N/2+1等其他数值；在扩频调制使输出时钟最快时，读指针延时写指针的周期可以是2、3或N/2-1等其他数值。

如图2所示，本发明实施例的扩频时钟产生模块包括锁相环、时钟调制电路和调制电压产生电路。

其中，锁相环接收输入时钟，在锁定输入时钟后，产生相位和频率与输入时钟的相位和频率相同的输出时钟，并发送时钟锁定信号至时钟调制电路和数据预同步电路；以及根据调制电压信号，生成频率呈周期性变化的输出时钟信号。所述锁相环在锁定输入时钟信号后，产生的输出时钟相位和频率与输入时钟的相位和频率相同。在扩频调制后，锁相环产生的输出时钟信号相位和频率与输入时钟的相位和频率不同。

具体地，如图3所示，本实施例的锁相环包括鉴相器、电荷泵、电压处理电路、压控振荡器和倍频器。

鉴相器接收输入时钟信号和倍频时钟信号，判断两者的相位差，产生相位差信号；若两者相位相同，则鉴相器输出时钟锁定信号。电荷泵接收相位差信号，产生直流电压信号。电压处理电路接收直流电压信号和调制电压信号，将两者进行线性叠加处理，生成叠加电压信号。压控振荡器接收叠加电压信号，产生与叠加电压信号幅度的周期性变化相对应的频率呈周期性变化的输出时钟信号。倍频器接收输出时钟信号，产生频率是输出时钟信号整数倍的倍频时钟信号。

具体地，如图4所示，输出时钟信号在t0时刻后，频率呈周期性线性变化。在t0时刻之前，由于扩频调制未开始，因此，压控振荡器输出的时钟信号频率与输入时钟信号相同，频率不会变化。再如图6所示，当输出时钟频率最高时，即输出时钟-高频的信号频率最高，波形较密；当输出时钟频率最低时，即输出时钟-低频的信号频率最低，波形较疏。

其中，时钟调制电路在收到所述时钟锁定信号后开始工作，根据预设的频率参数，对输入时钟信号进行分频处理，产生与输入时钟信号相位相同且占空比为50％的数字调制信号，发送到调制电压产生电路。

具体地，本实施例的时钟调制电路包括时钟分频电路和调制配置电路。

时钟分频电路可采用异步计数器构成，接收到时钟锁定信号后，将输入时钟信号进行分频处理，形成与输入时钟信号相位相同的低频时钟调制信号。调制配置电路根据系统的启动调制信号，将低频时钟调制信号进行二分频处理，生成频率与预设的频率参数相同的数字调制信号。

例如，系统预设的频率参数为55KHz，输入时钟信号频率为100MHz，则时钟分频步电路先将输入时钟信号进行小数分频处理，分成110KHz的时钟信号，从而得到与输入时钟信号同相的频率为110khz的低频时钟调制信号。

调制配置电路为可预置的异步分频电路，在接收到系统发出的启动调制信号后，将上述110KHz的低频时钟调制信号进行再次分频，此分频为二分频，占空比不会发生变化。调制配置电路按照预置的频率参数55khz，将110khz的信号分频成55khz的信号，进行二分频，从而产生55khz且占空比为50％的数字调制信号。为保持锁相环路的稳定，必须使数字调制信号的调制带宽小于锁相环路的闭环稳定带宽，使输出时钟的频率与相位在可控范围内变化。

调制电压产生电路再将数字调制信号进行数模转换处理，产生电压幅度呈周期性变化的调制电压信号，发送到锁相环。具体地，调制电压产生电路是通过控制恒流电路对电容线性充放电，产生线性三角波电压，此电压幅度与充电时间及电流大小成正比，调整充电时间及充电电流大小即可改变输出电压的幅度。另外，调制电压产生电路可根据调制需要产生三角波，正弦波及其他规则信号波形，针对不同的EMC抑制效果，可选择不同的调制电压波形。

如图5所示，调制电压产生电路在t0时刻后输出的呈三角波的调制电压信号，电压幅度呈周期性变化。在t0时刻之前，由于扩频调制未开始，因此，调制电压产生电路输出的电压信号是直线电平信号，电压幅度没有变化。

如图7、图8和图9所示，为本发明实施例的输入时钟、输出时钟、输入数据和输出数据的时序图。在无扩频调制时，如图7所示，输出时钟与输入时钟频率相同，相位相同，输出数据稍微比输入数据延迟几个时钟同期。在高调制时，如图8所示，输出时钟频率高于输入时钟，相位也不相同，输出数据不会比输入数据延迟，两者几乎同步。在低调制时，如图9所示，输出时钟频率低于输入时钟，相位也不相同，输出数据比输入数据要延迟几个时钟同期，相比无调制状态，延迟的时钟同期更多一点。由此可见，输出数据与输入数据之间仅相位上发生了变化，时序没有错位，有效地避免了数据传输错误的出现。

综上所述，本发明可通过根据实际需求设置不同的扩频调制参数，衰减由于时钟及数据输出导致的EMI辐射干扰，增加系统的稳定性及可靠性，同时还能够根据扩频后时钟信号，将数据进行同步输出，使输出数据保持正常，不会造成输出数据时序错误的问题。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。

以上举较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内，本发明所主张的权利范围应以发明申请范围所述为准，而非仅限于上述实施例。

Claims (9)

1.一种基于扩频技术的数据同步传输装置，其特征在于，包括扩频时钟产生模块、数据预同步电路和数据同步处理电路；

扩频时钟产生模块接收输入时钟信号，锁定时钟信号，并进行扩频调制，产生扩频后的输出时钟信号，发送到数据同步处理电路；

数据预同步电路接收输入时钟信号和输入数据，在输入时钟信号的反沿锁存输入数据，在扩频时钟产生模块锁定时钟信号产生了与输入时钟同频同相的输出时钟后，将所述输入数据发送到数据同步处理电路；

数据同步处理电路接收输入时钟信号、输出时钟信号和数据预同步电路发送的输入数据，根据输入时钟信号的时序写入输入数据并锁存，再根据输出时钟信号的时序移出所述输入数据。

2.如权利要求1所述的基于扩频技术的数据同步传输装置，其特征在于，所述扩频时钟产生模块包括锁相环、时钟调制电路和调制电压产生电路；

锁相环接收输入时钟，在锁定输入时钟后，产生相位和频率与输入时钟的相位和频率相同的输出时钟，并发送时钟锁定信号至时钟调制电路和数据预同步电路；以及根据调制电压信号，生成频率呈周期性变化的输出时钟信号；

时钟调制电路在收到所述时钟锁定信号后开始工作，根据预设的频率参数，对输入时钟信号进行分频处理，产生与输入时钟信号相位相同且占空比为50％的数字调制信号，发送到调制电压产生电路；

调制电压产生电路将所述数字调制信号进行数模转换处理，产生电压幅度呈周期性变化的调制电压信号，发送到锁相环。

3.如权利要求2所述的基于扩频技术的数据同步传输装置，其特征在于，所述时钟调制电路包括时钟分频电路和调制配置电路；

时钟分频电路接收所述时钟锁定信号后，将所述输入时钟信号进行分频处理，形成与输入时钟信号相位相同的低频时钟调制信号；

所述调制配置电路根据系统的启动调制信号，将低频时钟调制信号进行二分频处理，生成占空比为50％且频率与预设的频率参数相同的数字调制信号。

4.如权利要求2所述的基于扩频技术的数据同步传输装置，其特征在于，所述调制电压信号的波形为三角波或正弦波。

5.如权利要求2所述的基于扩频技术的数据同步传输装置，其特征在于，所述锁相环包括鉴相器、电荷泵、电压处理电路、压控振荡器和倍频器；

鉴相器接收输入时钟信号和倍频时钟信号，判断两者的相位差，产生相位差信号；若两者相位相同，则鉴相器输出时钟锁定信号；

电荷泵接收相位差信号，产生直流电压信号；

电压处理电路接收直流电压信号和调制电压信号，将两者进行线性叠加处理，生成叠加电压信号；

压控振荡器接收叠加电压信号，产生与叠加电压信号幅度的周期性变化相对应的频率呈周期性变化的输出时钟信号；

倍频器接收输出时钟信号，产生频率是输出时钟信号整数倍的倍频时钟信号。

6.如权利要求1所述的基于扩频技术的数据同步传输装置，其特征在于，所述数据同步处理电路包括写指针、读指针和数据缓存单元；

写指针与输入时钟信号同步，读指针与输出时钟信号同步；

数据缓存单元通过输入时钟同步指针将输入数据顺序锁存；并通过读指针将数据依次串行移出。

7.如权利要求6所述的基于扩频技术的数据同步传输装置，其特征在于，所述数据同步处理电路还包括第一锁存单元，用于锁存所述数据预同步电路输出的输入数据，再根据写指针及输入时钟信号写入所述数据缓存单元。

8.如权利要求7所述的基于扩频技术的数据同步传输装置，其特征在于，所述数据同步处理电路还包括第二锁存单元，用于接收所述数据缓存单元移出的数据，使输出数据经锁存后再输出。

9.如权利要求2所述的基于扩频技术的数据同步传输装置，其特征在于，所述数据预同步电路在收到所述时钟锁定信号后，将锁存的输入数据发送到数据同步处理电路。