CN103577374A - 数据同步电路及半导体装置 - Google Patents

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Abstract

本发明涉及数据同步电路及半导体装置。本发明的目的在于，提供一种能抑制功耗及EMI的数据同步电路及半导体装置。本发明在通过根据输入时钟信号交替地进行对时钟线的电流送出及来自时钟线的电流引入而生成应供给到D触发器的内部时钟信号的时钟缓冲器内，设置有抑制对该时钟线的电流的送出量及引入量的电流抑制部。

Description

数据同步电路及半导体装置
技术领域
本发明涉及将所输入的数据与时钟信号同步地导入而进行输出的数据同步电路及形成有这样的数据同步电路的半导体装置。
背景技术
在形成于半导体芯片的数字信号处理装置中，搭载有使输入数据与时钟信号同步、送出到下一级的处理电路的数据同步电路。该数据同步电路由在与时钟信号同步的定时进行数据的导入的D触发器（flip－flop）、将从半导体芯片的外部供给的时钟信号供给到D触发器的时钟缓冲器构成（例如，参照专利文献1的图1）。
此外，近年来，伴随着半导体加工的微小化、处理动作的高速化、电路规模的增加，搭载于半导体芯片的D触发器的数量也在增加。因此，浮现出起因于由在数据同步电路中的功率消耗的增大以及上述的时钟缓冲器及D触发器的同时动作造成的峰值电流的增加的产生EMI的问题。
现有技术文献
专利文献
专利文献1：特开平11－15783号公报。
发明内容
发明要解决的课题
本发明的目的在于，提供一种能抑制功耗及EMI的数据同步电路及半导体装置。
用于解决课题的方案
本发明的数据同步电路是根据输入时钟信号导入输入数据比特、进行同步化输出的数据同步电路，具有：根据所述时钟信号生成内部时钟信号，送出到时钟线的时钟缓冲器；以及在经由所述时钟线供给的所述内部时钟信号的边缘定时（edge timing）导入所述输入数据比特，进行输出的D触发器，其中 ，所述时钟缓冲器具有：通过根据所述输入时钟信号交替地进行对所述时钟线的电流的送出及来自所述时钟线的电流的引入而生成所述内部时钟信号的逆变器芯部；以及抑制所述电流的量的电流抑制部。
此外，本发明的半导体装置是形成有根据输入时钟信号导入输入数据比特、进行同步化输出的数据同步电路的半导体装置，其中，所述数据同步电路具有：根据所述时钟信号生成内部时钟信号，送出到时钟线的时钟缓冲器；以及在经由所述时钟线供给的所述内部时钟信号的边缘定时导入所述输入数据比特，进行输出的D触发器，所述时钟缓冲器具有：通过根据所述输入时钟信号交替地进行对所述时钟线的电流的送出及来自所述时钟线的电流的引入而生成所述内部时钟信号的逆变器芯部；以及抑制所述电流的量的电流抑制部。
发明效果
在本发明中，在通过根据输入时钟信号交替地进行对时钟线的电流送出及来自时钟线的电流引入而生成应供给到D触发器的内部时钟信号的时钟缓冲器内，设置有抑制对该时钟线的电流的送出量及引入量的电流抑制部。
根据这样的结构，在输入时钟信号的各个边缘定时流到时钟缓冲器内的电流的量及该电流的峰值值会降低，因此，能谋求功耗及EMI的减低。
附图说明
图1是示出本发明的数据同步电路的电路图。
图2是示出DFF部30的内部动作的时序图。
图3是示出时钟逆变器10、20的内部结构的电路图。
图4是示出在时钟逆变器10及20各自生成的内部时钟信号CN及CP的波形及消耗电流的变化的波形图。
图5是示出时钟逆变器10、20的其它内部结构的电路图。
图6是示出数据同步电路1的其它结构的电路图。
图7是示出数据同步电路1的其它结构的电路图。
图8是示出数据同步电路1的其它结构的电路图。
具体实施方式
图1是示出形成在作为半导体装置的半导体芯片的数据同步电路1的电路图。
如图1所示，数据同步电路1包括作为时钟缓冲器的时钟逆变器10及20和作为边缘触发（edge trigger）型的D触发器（以下，称为DFF）的DFF部30。
如图2所示，时钟逆变器10生成使所输入的时钟信号CLK的逻辑电平反转的时钟信号作为内部时钟信号CN，经由时钟线L1将其供给到时钟逆变器20及DFF部30。另外，如图2所示，时钟信号CLK是电压在电源电压VDD及接地电压GND之间变化的时钟信号。此时，在时钟信号CLK中，成为电源电压VDD的区间与逻辑电平1对应，成为接地电压GND的区间与逻辑电平0对应。
如图2所示，时钟逆变器20生成使这样的内部时钟信号CN的逻辑电平反转的时钟信号作为内部时钟信号CP，经由时钟线L2将其供给到DFF部30。
DFF部30在分别从时钟逆变器10及20供给的内部时钟信号CN及CP的时钟脉冲的边缘定时导入输入数据比特D，将其作为同步数据比特Q输出。此外，DFF部30在输出上述的同步数据比特Q的同时，还输出使该同步数据比特Q进行逻辑反转的反转同步数据比特QB。
如图1所示，DFF部30由传输门（transmission gate）（以下，称为TG）31～34及逆变器35～39构成。另外，TG31～34分别由p通道MOS（Metal Oxide Semiconductor：金属氧化物半导体）型晶体管和n通道MOS型晶体管以并联方式连接而成。DFF30由如图1所示的第一锁存器（latch）部和第二锁存器部构成，其中，第一锁存器部由TG31、TG32、逆变器35及36构成，第二锁存器部由TG33、TG34、逆变器37～39构成。
对属于第一锁存器部的TG31的p通道侧的栅极端子供给内部时钟信号CN，对n通道侧的栅极端子供给内部时钟信号CP。如图2所示，TG31只有在内部时钟信号CP为逻辑电平1且内部时钟信号CN为逻辑电平0的情况下，才导入输入数据比特D的值，将其作为数据比特Da供给到逆变器35。逆变器35将使这样的数据比特Da或数据比特Dd（后述）的逻辑电平反转的反转数据比特Db分别供给到TG33及逆变器36。逆变器36将使该反转数据比特Db的逻辑电平反转的数据比特作为如图2所示的数据比特Dc供给到TG32。对TG32的n通道侧的栅极端子供给内部时钟信号CN，对p通道侧的栅极端子供给内部时钟信号CP。TG32只有在内部时钟信号CP为逻辑电平0且内部时钟信号CN为逻辑电平1的情况下，才导入上述数据比特Dc的值，将其作为数据比特Dd供给到逆变器35。
根据上述的结构，第一锁存器部在内部时钟信号CP为逻辑电平1的期间导入输入数据比特D，将使其逻辑电平反转的反转数据比特Db送出到第二锁存器部，另一方面，在内部时钟信号CP为逻辑电平0的期间，一边保持该反转数据比特Db的值一边将其送出到第二锁存器部。
对属于第二锁存器部的TG33的p通道侧的栅极端子供给内部时钟信号CP，对n通道侧的栅极端子供给内部时钟信号CN。TG33只有在内部时钟信号CN为逻辑电平1且内部时钟信号CP为逻辑电平0的情况下，才导入从第一锁存器部供给的反转数据比特Db的值，将其作为数据比特De供给到逆变器37。逆变器37将使这样的数据比特De的逻辑电平反转的数据比特作为如图2所示的同步数据比特Q输出，并且将其分别供给到逆变器38及39。逆变器38将使同步数据比特Q的逻辑电平反转的数据比特作为如图2所示的反转同步数据比特QB输出。逆变器39将使同步数据比特Q的逻辑电平反转的数据比特作为反转数据比特Df供给到TG34。对TG34的n通道侧的栅极端子供给内部时钟信号CP，对p通道侧的栅极端子供给内部时钟信号CN。TG34只有在内部时钟信号CP为逻辑电平1且内部时钟信号CN为逻辑电平0的情况下，才导入上述反转数据比特Df的值，将其作为数据比特De供给到逆变器37。
根据上述的结构，第二锁存器部在内部时钟信号CP为逻辑电平0的期间导入从第一锁存器部供给的反转数据比特Db，将使其逻辑电平反转的数据比特作为同步数据比特Q输出，另一方面，在内部时钟信号CP为逻辑电平1的期间，一边保持该同步数据比特Q的值一边对其进行输出。进而，第二锁存器部将使这样的同步数据比特Q的逻辑电平反转的数据比特作为反转同步数据比特QB输出。
因此，由上述的第一及第二锁存器部构成的DFF部30如图2所示，在内部时钟信号CP的时钟脉冲的下降沿定时导入输入数据比特D，输出同步化的同步数据比特Q及反转同步数据比特QB。
在此，图1所示的时钟逆变器10及20的每一个具备抑制所输入的时钟信号中的在电平转变时瞬间地流入的峰值电流的电流抑制功能。
图3是示出时钟逆变器10及20各自的内部结构的电路图。
如图3所示，时钟逆变器10及20彼此具有相同的内部结构，具有：由p通道MOS型的晶体管11及n通道MOS型的晶体管12构成的逆变器芯部；以及由p通道MOS型的晶体管13及n通道MOS型的晶体管14构成的电流抑制部PCL。
时钟逆变器10（20）的晶体管11及12各自的漏极端子一同与时钟线L1（L2）连接，对这些晶体管11及12各自的栅极端子供给时钟信号CLK（CN）。晶体管11的源极端子与晶体管13的漏极端子连接。在晶体管13的源极端子施加电源电压VDD，其栅极端子与时钟线L1（L2）连接。另外，在晶体管11及13各自的背栅极（back gate）施加电源电压VDD。晶体管12的源极端子与晶体管14的漏极端子连接。在晶体管14的源极端子施加接地电压GND，其栅极端子与时钟线L1（L2）连接。
以下，关于时钟逆变器10及20各自的内部动作，提取时钟逆变器10中的动作进行说明。
首先，当时钟信号CLK的信号电平变化时，逆变器芯部开始进行信号电平的反转动作。
例如，在时钟信号CLK从逻辑电平1转变为逻辑电平0的状态的情况下，在即将进行该转变之前的时间点，晶体管11变成截止（OFF）状态，但是，因为时钟线L1上的电压是与逻辑电平0对应的电压VIL（后述），所以，晶体管13处于导通（ON）状态。因此，在此期间，电源电压VDD经由晶体管13施加在晶体管11的源极端子。而且，当时钟信号CLK开始从逻辑电平1向逻辑电平0转变时，晶体管11转变为导通状态，经由晶体管13及11对时钟线L1送出电流。这样，通过这样的电流时钟线L1被充电，随着该充电进行，时钟线L1上的电压上升。在此，当时钟线L1上的电压变成p通道MOS型晶体管的阈值电压Vtp以上时，晶体管13转变为截止状态，对时钟线L1的电流送出动作停止。因此，在该电流停止后，时钟线L1上的电压维持在从电源电压VDD减去上述阈值电压Vtp的电压值。此时，这样的电压值成为作为时钟逆变器10的与逻辑电平1对应的电压VIH，即，成为VIH＝VDD-Vtp。
即，如下的反转动作结束，即，响应于时钟信号CLK从逻辑电平1向逻辑电平0的转变，时钟线L1上的电压从与逻辑电平0对应的电压VIL的状态转变为与逻辑电平1对应的电压VIH，即，电压（VDD-Vtp）的状态。
另一方面，在时钟信号CLK从逻辑电平0转变为逻辑电平1的状态的情况下，在即将进行该转变之前的时间点，晶体管12成为截止状态，但是，因为时钟线L1上的电压是与逻辑电平1对应的电压VIH，即，电压（VDD-Vtp），所以，晶体管14处于导通状态。因此，在此期间，接地电压GND经由晶体管14施加在晶体管12的源极端子。而且，当时钟信号CLK开始从逻辑电平0向逻辑电平1转变时，晶体管12转变为导通状态，从时钟线L1对晶体管12及14侧引入电流。这样，时钟线L1进行放电，随着该放电进行，时钟线L1上的电压降低。在此，当时钟线L1上的电压变成n通道MOS型晶体管的阈值电压Vtn以下时，晶体管14转变为截止状态，来自时钟线L1的电流引入动作停止。因此，在该电流引入停止后，时钟线L1上的电压维持在阈值电压Vtn。此时，这样的电压值成为作为时钟逆变器10的与逻辑电平0对应的电压VIL，即，成为VIL＝Vtn。
即，如下的反转动作结束，即，响应于时钟信号CLK从逻辑电平0向逻辑电平1的转变，时钟线L1上的电压从与逻辑电平1对应的电压VIH，即，电压（VDD-Vtp）的状态转变为与逻辑电平0对应的电压VIL，即，电压Vtn的状态。
因此，根据图3所示的结构，与时钟信号CLK的周期对应地生成如图4所示的电压在电压Vtn及电压（VDD-Vtp）之间变化的内部时钟信号CN（CP）。此时，内部时钟信号CN（CP）的振幅变得比电压在电源电压VDD及接地电压GND之间变化的时钟信号CLK的振幅小，因此，与以和这样的时钟信号CLK相同的振幅实施反转动作的情况相比，对时钟线L1（L2）的充电期间变短，伴随着该充电所消耗的电流降低。因此，与此相伴地，如图4所示，在时钟逆变器10（20）的反转动作的各开始时间点，即，在时钟信号CLK的各边缘定时变成最大的电流的峰值值APH，变得比以与时钟信号CLK相同振幅进行反转动作的情况下的峰值值APJ小。
像这样，在由图3所示的结构构成的时钟缓冲器10、20中，在其逆变器芯部11、12，通过根据输入时钟信号CLK对时钟线L1、L2交替地进行电流送出及电流引入而生成应供给到D触发器30的内部时钟信号CN、CP。此时，通过设置在时钟缓冲器内的电流抑制部PCL，根据时钟线L1（L2）上的电压强制地使对该时钟线L1（L2）的电流送出或电流引入停止。即，在时钟线上的电压变为第一阈值（VDD-Vtp）以上的情况下，电流抑制部使逆变器芯部停止向时钟线的电流送出，另一方面，在时钟线上的电压变为比第一阈值低的第二阈值（Vtn）以下的情况下，电流抑制部使逆变器芯部停止来自时钟线的电流的引入。由此，电流抑制部抑制由逆变器芯部应送出到时钟线上的电流量及应从时钟线引入的电流量。
根据这样的结构，在输入时钟信号的各个边缘定时流到时钟缓冲器内的电流的量及该电流的峰值值会降低，因此，能谋求功耗及EMI的减低。
另外，在图3所示的电流抑制部PCL中，虽然通过使对时钟线L1（L2）的电流送出或电流引入停止而进行电流抑制，但是，也可以使单位时间平均送出或引入的电流量降低。
图5是示出鉴于这样的方面而完成的时钟逆变器10（20）的其它内部结构的电路图。
另外，在图5所示的结构中，除了代替电流抑制部PCL的晶体管13及14采用了p通道MOS型的晶体管13A及n通道MOS型的晶体管14A以外，其它的结构与图3所示的结构相同。
即，在图5中，在晶体管13A的源极端子施加电源电压VDD，其栅极端子及漏极端子一同与晶体管11的源极端子连接。此外，在晶体管14A的源极端子施加接地电压GND，其栅极端子及漏极端子一同与晶体管12的源极端子连接。因此，根据晶体管13A及14A，在晶体管11或12成为导通状态时，对时钟线L1（L2）送出或引入的电流的随时间经过的增加率变低。
因此，在图5所示的结构中也与图3所示的结构同样地，通过设置在时钟缓冲器内的电流抑制部PCL，进行对逆变器芯部11、12应送出到时钟线上的电流量及应从时钟线引入的电流量的抑制。因此，根据这样的结构，在时钟信号的各边缘定时流过的电流的量会变少，并且该电流的峰值值会降低，所以，能谋求功耗及EMI的减低。
在此，在包含上述的数据同步电路1的数据处理系统（未说明）中，在该数据处理过程中会产生数据同步电路1成为非动作状态的情况，即，不进行数据的导入动作的状态。此时，在数据同步电路1中，因为在输入数据比特未产生变化，所以功率消耗量会降低，但是，实际上，电流会经由时钟逆变器10及20的晶体管11及12泄漏，特别是会经由p通道型的晶体管11泄漏。
图6及图7是示出为了抑制这样的泄漏电流而完成的数据同步电路1的其它结构的电路图。另外，图6所示的数据同步电路1采用了图3所示的结构作为时钟逆变器10及20，另一方面，图7所示的数据同步电路1采用了图5所示的结构作为时钟逆变器10及20。
另外，在图6所示的结构中，除了代替图3所示的晶体管14采用图5所示的晶体管14A，并且新设置了p通道MOS型的晶体管50以外，其它的结构与图1及图3所示的结构相同。
在图6中，在晶体管50的源极端子施加电源电压VDD，其漏极端子与时钟逆变器10及20各自的晶体管13的栅极端子及漏极端子连接。对晶体管50的栅极端子供给禁用（disable）信号EB，该禁用信号EB在数据同步电路1实施数据导入动作时，即，在正常动作时具有逻辑电平1，另一方面，在不实施数据导入动作的非动作时具有逻辑电平0。
此外，在图7所示的结构中，除了新设置了p通道MOS型的晶体管50以外，其它的结构与图1及图5所示的结构相同。
在图7中，在晶体管50的源极端子施加电源电压VDD，其漏极端子与时钟逆变器10及20各自的晶体管13A的栅极端子及漏极端子连接。对晶体管50的栅极端子供给上述的禁用信号EB。
在这些图6或图7所示的结构中，在该数据同步电路1的正常动作时，对数据同步电路1供给逻辑电平1的禁用信号EB。在供给了这样的逻辑电平1的禁用信号EB的情况下，晶体管50变成截止状态，时钟逆变器10、20成为与图3或图5所示的结构相同的结构。
另一方面，在数据同步电路1的非动作时，对数据同步电路1供给逻辑电平0的禁用信号EB。在供给了逻辑电平0的禁用信号EB的情况下，晶体管50变成导通状态，在时钟逆变器10、20各自的晶体管13或13A的栅极端子施加电源电压VDD。由此，晶体管13或13A被固定为截止状态。因此，变得不对晶体管11施加电源电压VDD，所以，来自晶体管11的泄漏电流被抑制。
因此，根据图6及图7所示的结构，因为在数据同步电路1的非动作时流过的泄漏电流被抑制，所以，能谋求功率消耗量的减低。
此外，为了抑制如上所述的在数据同步电路1的非动作时流入的泄漏电流，可以采用如图8所示的结构作为数据同步电路1。
在图8所示的结构中，除了新设置了由电阻71及p通道MOS型的晶体管72构成的上拉（pull up）电路和由电阻73、n通道MOS型的晶体管74及逆变器75构成的下拉（pull down）电路以外，其它的结构与图1所示的结构相同。另外，即使采用图3或图5所示的结构的任一种作为图8所示的时钟逆变器10及20也没有关系。
在图8中，经由电阻71在晶体管72的源极端子施加电源电压VDD，其漏极端子与用于将输入数据比特D传送给DFF部30的数据输入线LD连接。对晶体管72的栅极端子供给禁用信号EB，该禁用信号EB在数据同步电路1正常动作时具有逻辑电平1，在非动作时具有逻辑电平0。另一方面，在晶体管74的源极端子施加接地电压GND，其漏极端子经由电阻73与用于将时钟信号CLK传送给时钟逆变器10的时钟输入线L0连接。逆变器75将使禁用信号EB的逻辑电平反转的反转禁用信号供给到晶体管74的栅极端子。
根据这样的结构，在供给了逻辑电平1的禁用信号EB的情况下，晶体管72及74都变成截止状态，数据同步电路1实质上变得与图1所示的结构相同。另一方面，在供给了示出非动作状态的逻辑电平0的禁用信号EB的情况下，晶体管72及74都变成导通状态。此时，数据输入线LD被上拉电路71、72上拉为电源电压VDD，时钟输入线L0被下拉电路73～75下拉为接地电压GND。
即，在图8所示的数据同步电路1中，鉴于在时钟信号CLK为逻辑电平0且输入数据比特D为逻辑电平1时泄漏电流变得最低，使得在数据同步电路1的非动作时，能将数据输入线LD设定为电源电压VDD的状态，将时钟输入线L0设定为接地电压GND的状态。
另外，在图1、图7及图8所示的数据同步电路中，虽然在进行一个比特的量的数据存储的一个DFF部30只设置有一个由时钟逆变器10及20构成的时钟缓冲器，但是，也可以使得将在单一的时钟缓冲器10、20生成的内部时钟信号CN及CP供给到多个DFF部30的每一个。
总而言之，可以将如图1、图7及图8所示的由DFF部30及时钟缓冲器10、20构成的数据同步电路定义为一个比特DFF的宏单元（macrocell），也可以将DFF部30及时钟缓冲器10、20分别定义为不同的宏单元。
此外，在上述实施例中，虽然使用负沿触发（negative edge trigger）型的触发器作为DFF部30对动作及其效果进行了说明，但是，即使采用正沿触发（positive edge trigger）型的触发器作为DFF部30也能得到同样的效果。
附图标记说明
10、20：时钟逆变器；
30：DFF部；
11、13、13A：p通道MOS型的晶体管；
12、14、14：n通道MOS型的晶体管；
PCL：电流抑制部。

Claims (12)

1.一种数据同步电路，根据输入时钟信号导入输入数据比特，进行同步化输出，其特征在于，具有：
时钟缓冲器，根据所述时钟信号生成内部时钟信号，送出到时钟线；以及
D触发器，在经由所述时钟线供给的所述内部时钟信号的边缘定时导入所述输入数据比特，进行输出，
所述时钟缓冲器具有：
逆变器芯部，通过根据所述输入时钟信号交替地进行对所述时钟线的电流的送出及来自所述时钟线的电流的引入而生成所述内部时钟信号；以及
电流抑制部，抑制所述电流的量。
2.根据权利要求1所述的数据同步电路，其特征在于，
所述电流抑制部，在所述时钟线上的电压成为第一阈值以上的情况下，使对所述时钟线的电流的送出停止，在所述时钟线上的电压成为比所述第一阈值低的第二阈值以下的情况下，使来自所述时钟线的电流的引入停止。
3.根据权利要求2所述的数据同步电路，其特征在于，
所述逆变器芯部具有：
p通道MOS型的第一晶体管，对栅极端子供给所述输入时钟信号，根据所述输入时钟信号对所述时钟线送出所述电流；以及
n通道MOS型的第二晶体管，对栅极端子供给所述输入时钟信号，根据所述输入时钟信号从所述时钟线引入电流，
所述电流抑制部具有：
p通道MOS型的第三晶体管，在源极端子施加电源电压，漏极端子与所述第一晶体管的源极端子连接，栅极端子与所述时钟线连接；以及
n通道MOS型的第四晶体管，在源极端子施加接地电压，漏极端子与所述第二晶体管的源极端子连接，栅极端子与所述时钟线连接。
4.根据权利要求3所述的数据同步电路，其特征在于，
所述第一阈值是从所述电源电压减去第三晶体管的阈值电压的值，
所述第二阈值是所述第四晶体管的阈值电压。
5.根据权利要求3或4所述的数据同步电路，其特征在于，
还包括第五晶体管，根据禁用信号在所述第三晶体管的栅极端子施加所述电源电压。
6.根据权利要求3或4所述的数据同步电路，其特征在于，还包括：
上拉电路，根据禁用信号，经由电阻对传送所述输入数据比特的数据输入线施加所述电源电压；以及
下拉电路，根据所述禁用信号，经由电阻对传送所述输入时钟信号的时钟输入线施加所述接地电压。
7.一种半导体装置，形成有根据输入时钟信号导入输入数据比特、进行同步化输出的数据同步电路，其特征在于，
所述数据同步电路具有：
时钟缓冲器，根据所述时钟信号生成内部时钟信号，送出到时钟线；以及
D触发器，在经由所述时钟线供给的所述内部时钟信号的边缘定时导入所述输入数据比特，进行输出，
所述时钟缓冲器具有：
逆变器芯部，通过根据所述输入时钟信号交替进行对所述时钟线的电流的送出及来自所述时钟线的电流的引入而生成所述内部时钟信号；以及
电流抑制部，抑制所述电流的量。
8.根据权利要求7所述的半导体装置，其特征在于，
所述电流抑制部，在所述时钟线上的电压成为第一阈值以上的情况下，使对所述时钟线的电流的送出停止，在所述时钟线上的电压成为比所述第一阈值低的第二阈值以下的情况下，使来自所述时钟线的电流的引入停止。
9.根据权利要求8所述的半导体装置，其特征在于，
所述逆变器芯部具有：
p通道MOS型的第一晶体管，对栅极端子供给所述输入时钟信号，根据所述输入时钟信号对所述时钟线送出所述电流；以及
n通道MOS型的第二晶体管，对栅极端子供给所述输入时钟信号，根据所述输入时钟信号从所述时钟线引入电流，
所述电流抑制部具有：
p通道MOS型的第三晶体管，在源极端子施加电源电压，漏极端子与所述第一晶体管的源极端子连接，栅极端子与所述时钟线连接；以及
n通道MOS型的第四晶体管，在源极端子施加接地电压，漏极端子与所述第二晶体管的源极端子连接，栅极端子与所述时钟线连接。
10.根据权利要求9所述的半导体装置，其特征在于，
所述第一阈值是从所述电源电压减去第三晶体管的阈值电压的值，
所述第二阈值是所述第四晶体管的阈值电压。
11.根据权利要求9或10所述的半导体装置，其特征在于，
还包括第五晶体管，根据禁用信号在所述第三晶体管的栅极端子施加所述电源电压。
12.根据权利要求9或10所述的半导体装置，其特征在于，还包括：
上拉电路，根据禁用信号，经由电阻对传送所述输入数据比特的数据输入线施加所述电源电压；以及
下拉电路，根据所述禁用信号，经由电阻对传送所述输入时钟信号的时钟输入线施加所述接地电压。
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